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[仿真讨论] modelsim仿真错误的问题

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发表于 2021-11-26 15:48 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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最近在学习quartus ii 的ddr2的ip核,编写了一个程序,在程序中实例化了DDR2的ip和,想用modelsim仿真看看波形,仅仅是功能仿真(RTL仿真),但是仿真出现了很多一样的错误,如下,请问各位大神遇到过这种情况吗?是怎么解决的?, I5 `. t8 F6 G6 \

% M: B& ~  H- Q' S* N# ** Error: (vsim-3584) C:/Users/Administrator/Desktop/ddr2_ceshi/ddr2_ip_sim/ddr2_ip/alt_mem_ddrx_controller.v(2256): Module parameter 'CFG_MEM_IF_CS_WIDTH' not found for override.# \) o7 J) L% n5 H+ K" y
# 2 V. k9 ]6 l0 e& Z' {5 I6 S$ K
#         Region: /ddr2_ceshi_vlg_tst/i1/if0/ddr2_ip_inst/c0/ng0/alt_mem_ddrx_controller_top_inst/controller_inst6 o- ^4 q" K  T8 _0 B; {0 }# M) X
# ** Error: (vsim-3584) C:/Users/Administrator/Desktop/ddr2_ceshi/ddr2_ip_sim/ddr2_ip/alt_mem_ddrx_controller.v(2256): Module parameter 'CFG_RANK_tiMER_OUTPUT_REG' not found for override.0 a7 Y7 }. k2 D8 H
# ( g  U. u# M5 C6 L* }. e
#         Region: /ddr2_ceshi_vlg_tst/i1/if0/ddr2_ip_inst/c0/ng0/alt_mem_ddrx_controller_top_inst/controller_inst( \! z' F. g& N2 G6 T
# ** Error: (vsim-3584) C:/Users/Administrator/Desktop/ddr2_ceshi/ddr2_ip_sim/ddr2_ip/alt_mem_ddrx_controller.v(2328): Module parameter 'CFG_RANK_TIMER_OUTPUT_REG' not found for override.& w" n+ @  @6 b, I0 V9 w7 j" x5 b
# * U# R. w  l2 Q+ Q- n
#         Region: /ddr2_ceshi_vlg_tst/i1/if0/ddr2_ip_inst/c0/ng0/alt_mem_ddrx_controller_top_inst/controller_inst
' F" [1 c, C, Z: r1 c2 ]# ** Error: (vsim-3584) C:/Users/Administrator/Desktop/ddr2_ceshi/ddr2_ip_sim/ddr2_ip/alt_mem_ddrx_controller.v(2508): Module parameter 'CFG_CTL_ARBITER_TYPE' not found for override.0 v  |8 q$ [8 m% |% i% J( z6 h# f1 t
# % O) {; ~) }2 V) m* e  e: E
#         Region: /ddr2_ceshi_vlg_tst/i1/if0/ddr2_ip_inst/c0/ng0/alt_mem_ddrx_controller_top_inst/controller_inst8 g5 j! ^$ v0 Z% {+ P
# Loading a0.alt_mem_ddrx_mm_st_converter
( V2 \! _: J6 H# Loading oct0.altera_mem_if_oct_cyclonev! a! d& ^( H: q( z* p
# Loading dll0.altera_mem_if_dll_cyclonev
# {6 D1 g! q' ^2 {# Error loading design7 l8 h( J) ]' J9 p
# Error: Error loading design 1 x# Y. C! N9 N( L
#        Pausing macro execution & o. T- t9 F; S3 n& q, p
# MACRO ./ddr2_ceshi_run_msim_rtl_verilog.do PAUSED at line 214
+ C1 k; w& o; U/ U( ?7 h% r6 k' K

该用户从未签到

2#
发表于 2021-11-26 16:26 | 只看该作者
没在modelsim里添加仿真文件,你可以添加一下,解决了的话给个反馈,没解决的话截图看一下
+ j* A& I! E  ~! o3 Q5 n3 w' \0 ~

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3#
发表于 2021-11-26 16:41 | 只看该作者
是你的参数在仿真中没有设置好吧/ x" t* p3 W" P7 \3 f
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