请教一个DDR2信号回流问题。

3345243

板子的叠层是top-gnd-gnd/VCC-bottom,1.6板厚，PP（厚10mil）+core+pp（厚10mil），cpu挂两片DDR2，第三层CPU+DDR2那块铺1.8v平面，Y形拓扑。DQ有换层，top打孔到bottom，这样参考平面就换了，除了IC的bypass电容外没有为换层加电容，costdown，呵呵。请问用什么软件可以看这样对信号完整性的影响，我用Sigxporler提取的拓扑没有反映出瞬态阻抗突变带来的什么样的结果。
6 j! \+ t1 z0 B% N

ORZ

DDR2没啥难度的。。横竖里头有ODT～基本保证时序的话 就没啥问题了。。。DDR2 QDR2都画过也没有遇到啥问题。。。。

qiangqssong

2楼的不能这么说，其实DDR走线这块确实需要下功夫的、通常每个方案平台都有自己的特点，因此要求都不一样的，不能一概而论。这块如果能仿真自然是最好的了，可很多公司都没这种条件，我们就属这种情况，呵呵！！！

3345243

Atheros的layout guide要求控制、地址和时钟按1000mil匹配，做到了，DQ和DQS是组内50mil，时钟降频到200M结果还是跑不起来，不知二楼所谓基本保证时序能基本到多少，按setup/hold margin算的结果，1000mil已经给时序留很多余量了，HW在第二板给的约束苛刻到累死人，这一板肯定没问题。
" f1 a9 `2 D/ [前面属于跑题，我想知道什么软件能仿这种情况，Sigxporler不行，siwave好像也不行，请达人指点，不胜感激。

dzkcool

按你这个叠层，信号线与参考层距离10mil，你线宽走的是多少mil？要注意检查一下阻抗是不是按DDR2规范控制的。

3345243

阻抗木有问题，看了板厂的阻抗测试报告，在50+/-10%范围内，用10mil的原因是板上有WIFI，折中的。好在绕出来了，绕的好苦啊

wuzl

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- R  F1 `: ~4 C$ j' R' W3 S
用SIwave提取两种case下的结构的S参数，然后放到电路仿真器中结合IBIS进行时域仿真，就会看到差别。
8 A4 @# c: y: W/ Y% @
* T; }3 j- H' l% K

wuzl

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6 y% Z  e: j' b1 A9 n4 W4 D0 @/ J长度match不是目的，目的是flight time基本相同。
3 A7 ]- c  n; w2 m# o所以你至少要看看线上的延时是多大，比如同样是50mm，在第一层和第二层，延时可能就差别很大。因为各层介质的介电常数不同。
7 P+ h' N$ Z3 E

3345243

SIWAVE能仿出换层  参考面不同带来的影响么，阻抗也是按传输线的阻抗算的吧，我这是参考面不同导致回流路径不连续，阻抗突变。看来要重新拾起siwave了

wuzl

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HFSS, CST，ADS可以作各种板级非理想回路的问题，基于cavity的SIwave和Sigrity也可以看出你提到的这种换层引起的非理想回路问题。

3345243

谢谢楼上的，HFSS和ADS的理论博大精深啊，试着学了学，现在还停留在建模阶段，学海无涯。

VooV

对于ddr2的时序，需要注意三组量的约束：
1. CLK与ADDR/CMD/CTRL
, U$ T5 m. {( B& v' `$ @: ?2. DQ与相应的DQS
3. DQS与CLK
. i+ C& J1 S3 X/ U/ [) I. f这里面最严格的是DQ与DQS，对于667～800M数据率以上的应用，最好做到同组同层。
DDR2这种数据率，没不要在换层时加粘结电容，在这里主要是要保证各组信号之间走线的一致性，另外对于一驱二的Y型拓扑，要把CLK/ADDR/CMD/CTRL外部的端接电阻放对位置。
3 @# P9 G- p- \你这个叠层电源地层之间的距离有点大，10mil？对电源的去耦不太好。

cccccc32

VooV 发表于 2011-7-31 22:32
7 _6 o5 m5 n2 d) d, e对于ddr2的时序，需要注意三组量的约束：
2 t  y, b9 z# J# l5 ]1. CLK与ADDR/CMD/CTRL
7 ^' C: @1 f* |4 J2. DQ与相应的DQS

: Z) G  D2 l, i' A. O5 `$ Y楼上的牛人，请教约束的问题：
. G" S) F* r" t6 I      1. CLK与ADDR/CMD/CTRL
      2. DQ与相应的DQS
( }+ o2 l" {, Z  r      3. DQS与CLK
这三组约束如何设置，长度差值控制在多少？三组之间长度差控制在多少？

请解答一下，谢谢！