PCB设计技巧十五问

WWyang

1、如何选择PCB板材？

! [* C" a$ C. _# u3 ?选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点
设计需求包含电气和机构这两部分
通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要
例如，现在常用的FR-4材质，在几个GHz的频率时的介质损(dielectric loss)会对信号衰减有很大的影响，可能就不合用
就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用
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- T' H7 r, q# r2、如何避免高频干扰？

' n" w7 o* j% a$ w' U. i8 u/ z避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)
可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边
/ m2 @- I0 z. ?2 \, x9 F5 a' l8 Q还要注意数字地对模拟地的噪声干扰
( s- D3 J/ h# X/ p3 s4 O/ G& @
6 [% p, K, k. }/ e3、在高速设计中，如何解决信号的完整性问题？
# @4 j" n. W8 k3 ^6 T
信号完整性基本上是阻抗匹配的问题
( I: Z; P9 R2 W5 q1 a3 ]而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等
解决的方式是靠端接(termination)与调整走线的拓朴
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! R, K7 {5 s, X2 u4、差分布线方式是如何实现的？
+ M: F  k) v  Y" h4 M2 l/ U. }
% O' v2 A) ~% B  w差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行
平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)
+ f- a0 s1 F6 A一般以前者side-by-side实现的方式较多

0 P4 E2 Q7 W. N7 h  ~: T5、对于只有一个输出端的时钟信号线，如何实现差分布线？
; h/ b9 E! V! T+ z% y, g要用差分布线一定是信号源和接收端也都是差分信号才有意义
1 P* ?( @5 @  i/ X所以对只有一个输出端的时钟信号是无法使用差分布线的
, ^1 o7 H6 v# m4 c- @, L7 ?3 v% W
# h! A& n( R1 n& t( `6、接收端差分线对之间可否加一匹配电阻？

接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值
这样信号品质会好些

' K& m6 k/ D0 [+ X/ d) M5 W" Q7、为何差分对的布线要靠近且平行？
7 C4 @+ G5 ?3 o6 K
对差分对的布线方式应该要适当的靠近且平行
所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数
/ c4 ]" S4 P0 y- y1 z! d需要平行也是因为要保持差分阻抗的一致性
2 x" P1 v2 \, Y7 `. l  c$ V若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)
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, g$ u) Y! F) c8、如何处理实际布线中的一些理论冲突的问题
9 x+ Z0 h2 |& E6 C1. 基本上, 将模/数地分割隔离是对的
# K: i  J* k. |( _. j& q6 C要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大
2. 晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain与phase的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加ground guard traces可能也无法完全隔离干扰
而且离的太远, 地平面上的噪声也会影响正反馈振荡电路
! l, b8 `5 X. p1 [所以, 一定要将晶振和芯片的距离进可能靠近
+ ?& f- Q* ^5 m+ h3 j6 c3 T3. 确实高速布线与EMI的要求有很多冲突
8 g4 |- D& A- T3 C" M& d% w+ Q/ W& h但基本原则是因EMI所加的电阻电容或ferrite bead, 不能造成信号的一些电气特性不符合规范
4 H/ c- E- ~% v1 \3 L所以, 最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题, 如高速信号走内层
* ?8 e$ B7 A8 n- W9 ?最后才用电阻电容或ferrite bead的方式, 以降低对信号的伤害
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' Y9 @& ~8 L1 }7 K* {* x. Z9、如何解决高速信号的手工布线和自动布线之间的矛盾？

现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目
各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远
例如, 是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式, 能否控制差分对的走线间距等
这会影响到自动布线出来的走线方式是否能符合设计者的想法
另外, 手动调整布线的难易也与绕线引擎的能力有绝对的关系
例如, 走线的推挤能力, 过孔的推挤能力, 甚至走线对敷铜的推挤能力等等
2 b/ ~& W/ U1 Z; q  b所以, 选择一个绕线引擎能力强的布线器, 才是解决之道
* g" e" U$ M7 ]0 s+ ~2 f10、关于test coupon

& _2 A0 h+ L' s% g# S: p: wtest coupon是用来以TDR (Time Domain Reflectometer) 测量所生产的PCB板的特性阻抗是否满足设计需求
一般要控制的阻抗有单根线和差分对两种情况
/ C5 O4 a* @: r, [3 K% ?' y所以， test coupon上的走线线宽和线距(有差分对时)要与所要控制的线一样
最重要的是测量时接地点的位置
: y) ?- z8 T( n4 s- @为了减少接地引线(ground lead)的电感值， TDR探棒(probe)接地的地方通常非常接近量信号的地方(probe tip)， 所以， test coupon上量测信号的点跟接地点的距离和方式要符合所用的探棒
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; o- k; {- J" j- c& M5 M  H11、在高速PCB设计中，信号层的空白区域可以敷铜，而多个信号层的敷铜在接地和接电源上应如何分配？
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! y8 B1 G: F) G. ^( j; @. G. ^一般在空白区域的敷铜绝大部分情况是接地
只是在高速信号线旁敷铜时要注意敷铜与信号线的距离， 因为所敷的铜会降低一点走线的特性阻抗
/ Q8 ^! e9 n( T/ N/ w% X: X5 Q- w8 j也要注意不要影响到它层的特性阻抗， 例如在dual stripline的结构时
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8 Q7 G5 p1 ?! F" f/ `: q12、是否可以把电源平面上面的信号线使用微带线模型计算特性阻抗？
: p0 y" h- G8 V' w电源和地平面之间的信号是否可以使用带状线模型计算？
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是的， 在计算特性阻抗时电源平面跟地平面都必须视为参考平面
例如四层板: 顶层-电源层-地层-底层， 这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型
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$ }* ^$ k$ ~  `' E  \& `13、在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗？

0 V8 P6 m* e. W! X, n7 X一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求
另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方
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; b  P1 }- l: N/ R: i14、添加测试点会不会影响高速信号的质量？

) N3 a* L+ T$ q- q! c* t至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定
基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来
前者相当于是加上一个很小的电容在线上，后者则是多了一段分支
8 `3 {9 g0 a* Q  D这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关
影响大小可透过仿真得知
原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好

15、若干PCB组成系统，各板之间的地线应如何连接？

) d, W+ Y1 X, a+ W) {# S+ P" }1 o各个PCB板子相互连接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子，一定会有等量的电流从地层流回到A板子 (此为Kirchoff current law)
这地层上的电流会找阻抗最小的地方流回去
所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声
另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响

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ephemeral

电源和地平面之间的信号是否可以使用带状线模型计算？
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