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[Cadence Sigrity] 算DDR2的数据时序时,DQS是差分怎么算呢。请各位达人指点。不胜感激

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1#
发表于 2011-6-30 23:44 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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很多教材在对DDR2仿真时,使用一个阻值比较大的电阻来连接DQS和DQ信号,然后通过测量算时序裕量。我的疑问是:DQS是差分信号,提取DQS差分才合适啊,可差分又怎么合并到一个拓扑里面呢。请各位达人指点。不胜感激0 V+ l- I5 Q* |+ S9 w2 w

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2#
发表于 2011-7-1 19:52 | 只看该作者
回复 3345243 的帖子
* O3 D' v! n6 [) V: k( u
* I/ p. I4 F7 u- r0 r先保存一个top文件,然后再提取一个,提取好了再把保存的top文件添加进来

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3#
 楼主| 发表于 2011-7-2 00:26 | 只看该作者
试过差分的么,时序怎么测量?buffer delay差分按什么负载接呢

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4#
发表于 2011-7-3 00:04 | 只看该作者
初学,对专业的术语还不是很了解,呵呵

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5#
发表于 2012-3-7 23:32 | 只看该作者
我也刚做这个事情,差分的直接可以有一个独立的拓扑,append以后DQ拓扑以后就不知到该如何处理?而且DDR2中是要考虑derating的,那样直接建立拓扑是没考虑这个的~~~正在学习中,你要是解决了麻烦你分享一下经验哈,呵呵
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