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楼主: liuyian2011
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关于多层板50欧姆及100欧姆阻抗结构设计!

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496#
发表于 2012-7-4 11:14 | 只看该作者
问一下有没有6层板,3层信号的设计呢?S-G-S-P-G-S' ~# x4 _0 a$ t6 S+ @
板厚是1.6mm的

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497#
 楼主| 发表于 2012-7-4 18:07 | 只看该作者
zhoumohao 发表于 2012-7-4 11:14
* O7 R' ]" |3 m9 X. |问一下有没有6层板,3层信号的设计呢?S-G-S-P-G-S0 D2 B* }* }& o" H& D" e
板厚是1.6mm的

1 v( p9 V6 z4 o' j此3层信号的阻抗设计可等同于4层信号的阻抗模型结构,S-G-S-S-G-S.

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498#
发表于 2012-7-4 21:21 | 只看该作者
谢谢分享

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499#
发表于 2012-7-4 22:06 | 只看该作者
楼主,我看了部份叠层,好像忽略了相邻层面的阻抗参考问题,可能会对部份高速信号(我们公司有5-10G信号),产生一定的影响。如下图:你们是怎么解决这个邻层相互参考的影响的??0 I- H3 `  F$ f9 V0 S$ |6 @" b/ b8 k
而且还有一个疑问,4、5两个层面分别参考6、7,是不是可以理解为如果4层走线了,5层就需要留空???6 l8 \! J: ~* L7 v. z
提一下自己的疑问,,问的不对的地方,请批评!!

3.JPG (29.53 KB, 下载次数: 4)

3.JPG

4.JPG (8.62 KB, 下载次数: 5)

4.JPG

50欧姆,100欧姆板厚1.0MM8层板阻抗设计-2.zip

169.46 KB, 下载次数: 43, 下载积分: 威望 -5

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500#
发表于 2012-7-5 09:26 | 只看该作者
liuyian2011 发表于 2012-7-4 18:07
, P& p( o$ Z8 O* p* \2 _6 e! k此3层信号的阻抗设计可等同于4层信号的阻抗模型结构,S-G-S-S-G-S.

% n( r. L* e- f! ]( J+ Y你好,4层信号设计时L3、L4的参考层是L2、L5;而3层信号设计时L3的参考层应该是L2、L4,其阻抗计算应该不同吧?

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501#
发表于 2012-7-5 10:31 | 只看该作者
才看到这么好的帖子!

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502#
 楼主| 发表于 2012-7-5 13:41 | 只看该作者
ghfghyb 发表于 2012-7-4 22:06
; ]9 ~5 X: i6 H( r' o  L楼主,我看了部份叠层,好像忽略了相邻层面的阻抗参考问题,可能会对部份高速信号(我们公司有5-10G信号), ...
5 V* R, L1 ]& L( N# J
你好!L4,5层的阻抗线不是参考L6,7层,而是参考L3,6层. L4,5层相邻层固然会产生互相影响,但相对来说非常小,可以忽略.例如4层的阻抗线参考L3,6层控制阻抗,起主要作用的是L3,4层之间的介质厚度.3 ?% J3 Z% X; D( f* b" R' a
另外频率对阻抗也会产生影响,但也非常小,可以忽略的。且频率越大,其阻抗变化越趋于稳定!

该用户从未签到

503#
 楼主| 发表于 2012-7-5 13:47 | 只看该作者
zhoumohao 发表于 2012-7-5 09:26 - f2 `% y3 d" L2 L/ z
你好,4层信号设计时L3、L4的参考层是L2、L5;而3层信号设计时L3的参考层应该是L2、L4,其阻抗计算应该不 ...

/ ~9 d7 }' n+ q/ V5 Q是有所不同,但是大家用Polar si9000软件计算一下,会发现两者相差非常小,通常相差不到1欧姆。这是因为L3层的阻抗值主要取决于L2和L3层间的介质厚度的原因.

该用户从未签到

504#
发表于 2012-7-5 14:31 | 只看该作者
楼主,我请教了我们的EMC工程师,他的建议是,叠层间距需要调整!5 ?) J! i9 D. u8 j; M
如下图:相邻之间的层是会就近参考,也就是说在图中:
7 z! U9 X) Y8 w4 B& }- E% P0 p5 @L1的参考层是L2,L3的参考层是L2* p) _" V- v6 {) f" l
L4的参考层是L5,和你文件中的说法完成是不一样的!!: y3 G) O4 h7 |* _$ x& j
如图中,L4层信号,参考L3/L5和参考L3/L6他们的区别有10欧,这个量还是很大的~

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点评

阻抗信号线主要参考较近的屏蔽面呢!  详情 回复 发表于 2023-12-14 22:44
  • TA的每日心情
    开心
    2024-5-31 15:50
  • 签到天数: 19 天

    [LV.4]偶尔看看III

    505#
    发表于 2012-7-5 14:35 | 只看该作者
    实际计算的结果很不理想!

    该用户从未签到

    506#
     楼主| 发表于 2012-7-5 15:04 | 只看该作者
    ghfghyb 发表于 2012-7-5 14:31 ; m: l4 S, D$ G# T1 |
    楼主,我请教了我们的EMC工程师,他的建议是,叠层间距需要调整!
    8 n5 M0 ]* K3 ^% t# o/ {+ }如下图:相邻之间的层是会就近参考,也就 ...
    ) U& H, J0 G' j5 M
    此8层板要求板厚仅1.0MM,各层间的厚度分配很有限,不能太大呢!

    该用户从未签到

    507#
    发表于 2012-7-5 15:09 | 只看该作者
    我知道,板厚小,但是一般情况下会考虑信号的安全,可以增加板厚的!
    ! B% q% _7 ~  V3 G5 B6 x7 E只是有这些疑问,想确认一下!!每个人说法不一样,最终都不清楚哪个是正确的!!
    9 X! l- n( T8 {6 b4 h& |& d! L/ g有说不对的地方请包含!!

    该用户从未签到

    508#
     楼主| 发表于 2012-7-5 15:23 | 只看该作者
    ghfghyb 发表于 2012-7-5 15:09
    % ?' P( E4 V% ^1 |, j2 k我知道,板厚小,但是一般情况下会考虑信号的安全,可以增加板厚的!
    + Y; C5 E* C7 y只是有这些疑问,想确认一下!!每个 ...
    & @# t0 u$ h+ C, [
    所以大家在设计时应注意:1.尽量减少两邻近信号层平行走线. 2,尽量增大两邻近信号层间的介质厚度. 均是为了减少两邻近信号层之间的互相串扰.

    该用户从未签到

    509#
    发表于 2012-7-12 15:01 | 只看该作者
    zlq0416 发表于 2011-8-15 15:05
      M# }6 a. w6 z回复 liuyian2011 的帖子3 c6 @, Q) S& g+ c- ~: j5 E, Z: S  ?

    & D6 J( r2 m0 a大家注意6层板中第3种结构采用的是常规6层板,此种结构优点在于按正常6层板收取工 ...

    ) C0 x6 S7 u; t& q1 Z4 J4 A楼主之前的帖子已经回答了,不知道第几次,你再找找看。

    该用户从未签到

    510#
    发表于 2012-7-12 15:08 | 只看该作者
    zhouhua_8 发表于 2011-12-23 22:05
    7 R6 N3 w' a8 c7 r  [# m两层板子也我用si90000做个100欧姆控制,那个时候使用的是PCIE-X1的控制走线

    . j+ v. ]4 F& ?' ]我算出来的结果很下人,线宽10mil,间距4mil,线宽是间距的2.5倍,我不知道这样的走线在信号跑100M的时候会怎样?没仿真也没测试。实际应用在10M一下,没出问题。
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