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楼主: matice
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前几天看了一个ddr的pcb布线,感觉很不规范,不过居然是厂家推荐的

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16#
发表于 2008-9-23 17:26 | 只看该作者
登场桑主要市委了 信号完整性考虑  产品关键要看在恶劣工况的工作情况比如高温60  湿度90%  这样的环境你的产品还能常识见闻顶工作吗

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17#
发表于 2008-10-30 09:33 | 只看该作者
我认为最好安装规范来做。

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18#
发表于 2008-11-2 11:09 | 只看该作者
还是要看实际效果的!!

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19#
发表于 2008-11-9 13:50 | 只看该作者
规范在那里?
1 [! K# ^# [9 b7 w7 O9 P呵呵!

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20#
发表于 2009-1-15 09:30 | 只看该作者
我是来学习的

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21#
发表于 2009-2-24 10:16 | 只看该作者
成本和等长有什么关系?为了省几个匹配电阻的钱?也可用等长把匹配电阻做掉,但不意味着不做等长阿。/ W  H/ T8 |3 [, _& G1 K9 z4 q6 o- m
cmos 发表于 2008-6-13 10:28

5 @7 y- V+ s( j% Q做了阻抗控制,PCB制板成本就上去了。

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22#
发表于 2009-2-25 11:46 | 只看该作者
规范不是一成不变的,技术的更新规范也会随之更新

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23#
发表于 2009-3-4 15:36 | 只看该作者
作了阻抗匹配成本就上去了,请问如果只用等长线,而不考虑阻抗匹配,对120MHz的DDR会有多大的影响?

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24#
发表于 2009-3-4 15:37 | 只看该作者
21# routon * I( ]/ G8 p, L! N2 V
3 R7 D6 k$ a* ^  V
作了阻抗匹配成本就上去了,请问如果只用等长线,而不考虑阻抗匹配,对120MHz的DDR会有多大的影响?

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25#
发表于 2009-4-10 13:13 | 只看该作者
要不楼主可以看看freescale提供的资料

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26#
发表于 2009-8-6 10:16 | 只看该作者
5# cmos
/ o1 X6 K% B5 i  N6 G( Q说的在理也!!!!!

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27#
发表于 2009-8-11 13:47 | 只看该作者
进来学习的,呵呵

该用户从未签到

28#
发表于 2009-8-21 23:28 | 只看该作者
1 没有匹配7 f5 ?2 Y: H8 j& y0 J) q
2 没有严格差分
6 F7 `( M6 `& M2 ~7 t4 x) G$ ~3 没有严格等长,没有蛇形线。
! n$ }. u% o  L' O$ z4 菊花链拓扑
% l/ Y+ D* T% W4 l
6 F$ E' R. L. w! W: B还是处理器的厂家给的参考布线,大家讨论一下,这也行吗?7 V, s  A# T- ^3 R
matice 发表于 2008-6-4 10:22
4 ^, x) ?! Z& m
1. ddr有on die termination,如果芯片可以容忍阻抗不匹配造成的反射,没必要在板上做匹配$ ~, j, x( Z$ @9 X
2.松耦合没问题
2 j$ o, a4 f+ S1 \' X3 u3.完全没必要等长. v' z; D- |6 q. ?
4.完全可以用

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29#
发表于 2011-8-17 09:56 | 只看该作者
我现在也做这样的案子,各种芯片的要求不一样吧
- x" y& c5 L2 \" ^+ c) I0 |4 x! k1 A# N7 Y

该用户从未签到

30#
发表于 2011-8-17 09:56 | 只看该作者
我现在也做这样的案子,各种芯片的要求不一样吧8 g( k& t' ~2 H$ x
- T5 z$ S! q5 Z7 `0 \; m
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