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楼主: matice
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前几天看了一个ddr的pcb布线,感觉很不规范,不过居然是厂家推荐的

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16#
发表于 2008-9-23 17:26 | 只看该作者
登场桑主要市委了 信号完整性考虑  产品关键要看在恶劣工况的工作情况比如高温60  湿度90%  这样的环境你的产品还能常识见闻顶工作吗

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17#
发表于 2008-10-30 09:33 | 只看该作者
我认为最好安装规范来做。

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18#
发表于 2008-11-2 11:09 | 只看该作者
还是要看实际效果的!!

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19#
发表于 2008-11-9 13:50 | 只看该作者
规范在那里?9 t& k& |% S/ [" T8 [4 p/ X
呵呵!

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20#
发表于 2009-1-15 09:30 | 只看该作者
我是来学习的

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21#
发表于 2009-2-24 10:16 | 只看该作者
成本和等长有什么关系?为了省几个匹配电阻的钱?也可用等长把匹配电阻做掉,但不意味着不做等长阿。) r2 P0 o  V, R) L$ }0 R" ?( N
cmos 发表于 2008-6-13 10:28

( Q( L4 @: v+ o做了阻抗控制,PCB制板成本就上去了。

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22#
发表于 2009-2-25 11:46 | 只看该作者
规范不是一成不变的,技术的更新规范也会随之更新

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23#
发表于 2009-3-4 15:36 | 只看该作者
作了阻抗匹配成本就上去了,请问如果只用等长线,而不考虑阻抗匹配,对120MHz的DDR会有多大的影响?

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24#
发表于 2009-3-4 15:37 | 只看该作者
21# routon
8 V' C" e5 v7 A* ]6 P  @
; r" Z% ?+ o* ?& H( j, i作了阻抗匹配成本就上去了,请问如果只用等长线,而不考虑阻抗匹配,对120MHz的DDR会有多大的影响?

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25#
发表于 2009-4-10 13:13 | 只看该作者
要不楼主可以看看freescale提供的资料

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26#
发表于 2009-8-6 10:16 | 只看该作者
5# cmos " l* W9 _: O4 s9 H
说的在理也!!!!!

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27#
发表于 2009-8-11 13:47 | 只看该作者
进来学习的,呵呵

该用户从未签到

28#
发表于 2009-8-21 23:28 | 只看该作者
1 没有匹配
) p6 H1 V7 j  I4 ]0 ^+ c' M6 @. N+ i2 没有严格差分% b: e& x9 z8 q' O/ }% S& j
3 没有严格等长,没有蛇形线。
  N. o9 j. }! Z4 菊花链拓扑! p6 z9 c' C+ r6 }- I& g$ f+ J0 D

6 s" A6 T; j# W- K; n1 f+ F还是处理器的厂家给的参考布线,大家讨论一下,这也行吗?+ H/ M& `+ n: L1 _+ w( m8 e
matice 发表于 2008-6-4 10:22
  T; k( s1 K* c, z0 Q% `
1. ddr有on die termination,如果芯片可以容忍阻抗不匹配造成的反射,没必要在板上做匹配
% N/ E% o7 o: t. [2.松耦合没问题4 w8 p: |5 l+ H
3.完全没必要等长
8 L# W: F& g! Q# ]# L% L4.完全可以用

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29#
发表于 2011-8-17 09:56 | 只看该作者
我现在也做这样的案子,各种芯片的要求不一样吧5 T6 q$ M! l& w, s* T

" Z+ X6 r4 u- }/ V% N3 Q/ ?" X5 C

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30#
发表于 2011-8-17 09:56 | 只看该作者
我现在也做这样的案子,各种芯片的要求不一样吧
/ W  F' X0 M, I8 [4 k" ~9 D
+ U$ K( c; |& n9 i1 |  i
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