FPGA设计中，:=和《=的区别是什么？

twel2e

FPGA设计中，:=和《=的区别是什么？

opipo

一般情况下，使用 <= ， 为“信号”赋值。
  D2 n; Z/ s4 o' W% w) F3 U信号，是VHDL中基本的寄存器。

:=前面，是变量， 是临时的"导线名称"。
例如，为了计算a+b+c
x:=a+b;
; G. w5 H; _0 \* I# u- G0 Wy<=x+c;

1 u; Z+ Y$ D% L* a7 W6 U这是级联的两个加法器；x只是中间过程。  y才是我们想要的结果。

以上，x和y的定义不同， x 是变量类型的； y是信号类型的。
/ `7 w0 Y! w4 m9 j, ?! h3 e+ d

芦根苏木

:=为变量赋值，《=为信号赋值