FPGA 设计的问题

on1e · 发表于 2021-9-3 14:02

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如果一个设计有多个设计文件，每个设计文件对应一个模块儿，而最终的设计就是将这些模块儿连接起来；
问题：我怎样对这些模块儿进行编译啊，难道每个设计文件都要单独建立一个工程吗？

芦根苏木 · 发表于 2021-9-3 14:57

建立一个工程之后，可以在其下建立多个模块的（设计文件），每个文件呢是可以独立编译的，只是你得把他们单独设置成为顶层的文件（top entity）而已

Jame33 · 发表于 2021-9-3 16:10

建立一个工程，里面每个模块对应一个.V文件（针对verilog）；
要把这些模块连接起来，就要用一个顶层文件（把一个.v文件设为顶层文件），在这个顶层文件中例化其他模块，这样也只建立了一个工程，编译的时候也是一起的。

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