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Zynq中FPGA上电时序

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发表于 2021-8-25 10:01 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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因为ZYNQ 的PS 和PL 部分的电源有上电顺序的要求,在电路设计中,按照ZYQN 的电源要求设计,上电依次为1.0V -> 1.8V -> 1.5 V -> 3.3V -> VCCIO,下图为电源的电路设计:- T6 n) u1 F! I% B- e7 j7 s8 B
" _  [7 x8 }1 ]( ~& F
' r# R+ g2 Z$ Y

4 P6 i' `4 `* y/ H( R/ p& L/ `; G
& K: p# F8 U" ~7 GZYNQ芯片的电源分PS系统部分和PL逻辑部分,两部分的电源分别是独立工作。PS系统部分的电源和PL逻辑部分的电源都有上电顺序,不正常的上电顺序可能会导致ARM系统和FPGA系统无法正常工作。/ H$ x- G/ V' v+ S1 e) @

  _. t0 s) k- ~, K( u5 x
) H. |$ @! J( l) zPS部分的电源有VCCPINT、VCCPAUX、VCCPLL和PS VCCO。2 Y& m: s7 c$ G3 G+ E& ~' I" D' v

+ T- N. _, {- P, {( O, X: aVCCPINT为PS内核供电引脚,接1.0V;
, S0 }( V9 z: x4 M" s# Q+ r3 F8 c- b: L  ?( t7 K
VCCPAUX为PS系统辅助供电引脚,接1.8V;
# L5 K0 X! x8 b" z7 f9 j+ S6 B
  Q6 @) i2 t9 j/ OVCCPLL为PS的内部时钟PLL的电源供电引脚,也接1.8V;& J4 \  R- ^4 o5 I( Q6 X6 c
5 L* _* j( L  |: K
PS VCCO为BANK的电压,包含VCCO_MIO0,VCCO_MIO1和VCCO_DDR,根据连接的外设不同,连接的电源电源也会不同,VCC_MIO0连接3.3V,VCCO_MIO1连接1.8V,VCCO_DDR连接1.5V。PS系统要求上电顺序分别为先VCCPINT供电,然后VCCPAUX和VCCPLL,最后为PS VCCO。断电的顺序则相反。  j' n) D3 N* I2 G1 t/ F; ^

* ~! q4 C1 Y# s; Z9 Y$ }* I" \

, a: j! y1 O: X; Y5 N7 M/ O/ ^, _2 G  j' C% C
PL部分的电源有VCCINT, VCCBRAM, VCCAUX和 VCCO。, Z4 w* Y) G* i4 b
) n2 ]4 V8 B! j$ x* R3 B
& {  Y; B6 A- v4 m! H* m" M2 e
VCCPINT为FPGA内核供电引脚,接1.0V;2 C: [& d( c2 g2 {% A$ X

' w3 P, h/ T) n& q! mVCCBRAM为FPGA Block RAM的供电引脚;接1.0V;5 ]6 k5 A8 v1 l& B/ `! Y
6 E  I0 z: S; w& j/ p
VCCAUX为FPGA辅助供电引脚, 接1.8V;- E" r. ]! o' H- I7 V5 R/ u

( _( k5 [: ~6 H- G0 z/ nVCCO为PL的各个BANK的电压,包含BANK13,BANK34,BANK35,BANK的电压连接3.3V。PL系统要求上电顺序分别为先VCCINT供电,再是VCCBRAM, 然后是VCCAUX,最后为VCCO。如果VCCINT和VCCBRAM的电压一样,可以同时上电。断电的顺序则相反。

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发表于 2021-8-25 11:23 | 只看该作者
因为ZYNQ 的PS 和PL 部分的电源有上电顺序的要求,在电路设计中,按照ZYQN 的电源要求设计,上电依次为1.0V -> 1.8V -> 1.5 V -> 3.3V -> VCCIO
- ~, f9 W; }: T$ J+ r7 n

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发表于 2021-8-25 13:19 | 只看该作者
如果VCCINT和VCCBRAM的电压一样,可以同时上电。断电的顺序则相反
( `5 ?/ c! [) _8 J) i

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发表于 2021-8-25 13:39 | 只看该作者
PS系统部分的电源和PL逻辑部分的电源都有上电顺序,不正常的上电顺序可能会导致ARM系统和FPGA系统无法正常工作
7 V. {( @4 h4 D, Y. ~9 f0 y% P
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