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楼主: dsws
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allegro 等长设置的一些做法

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yixin
  • TA的每日心情
    奋斗
    2023-12-1 15:22

    • 签到天数: 41 天

    [LV.5]常住居民I
    31#
    发表于 2011-5-17 19:46 | 只看该作者
    谢谢分享！

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    mcu200689

    该用户从未签到
    32#
    发表于 2011-5-18 08:52 | 只看该作者
    回复 dsws 的帖子! k2 z# _8 L! _! ?# F: p  Z
    & ^: U3 N  |# L& S1 c) I5 N
    没办法 怎么也加不上 我画对称的两片DDR2连线的时候 都是等长的 所以从源端到每一个DDR2都应该是等长的 就这么做的
    0 d, w) R8 S6 d

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    dsws

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    33#
     楼主| 发表于 2011-5-18 09:02 | 只看该作者
    回复 mcu200689 的帖子
    2 k+ z. ?4 d$ u; R$ S1 P- I
    * {2 O) @# [% J8 X是的！从源端到每个DDR是 等长的，我通常不是设置T节点，而是通过打孔来确定我的走线拓扑！心里整明白就是了！个人习惯不一样吧！7 r1 Q+ k0 I5 I' V

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    mcu200689

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    34#
    发表于 2011-5-18 09:07 | 只看该作者
    回复 dsws 的帖子5 |# u$ G6 S9 q) S. K2 v9 z# t7 x# R
    ' o$ m; F5 t: W7 i% i
    说到过孔 不知道你过孔延时是怎么处理的？https://www.eda365.com/forum-viewthread-tid-51976-highlight-%D1%D3%CA%B1.html

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    dsws

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    35#
     楼主| 发表于 2011-5-18 09:17 | 只看该作者
    回复 mcu200689 的帖子
    # P8 i+ J; b7 C* f
    " i' G) Y2 h( YDDR2的地址线，平常我们的设计没有考虑过孔的延时！每一次打孔换层，地址线统一换层，过孔效应对每个地址可以认为是一样的。数据相信都是同组同层拉过去！
    1 h+ O: s7 X9 D9 y# Y    ALLEGRO软件是可以把过孔模型加进去计算等长的！一般做仿真的时候才考虑过孔模型的！所以，平常的设计按上面的方法去处理就够用了！, B! s2 L2 u1 V4 Q3 e0 V

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    mcu200689

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    36#
    发表于 2011-5-18 09:26 | 只看该作者
    回复 dsws 的帖子4 ]' v: b8 D' i& J. }; A8 {

    " b& }6 ?: x6 R4 B, N2 b( L; r这是最理想的情况了，能做到的话确实是不用考虑过孔延时，不过由于空间还有别的一些限制，地址线可能要分布在几个层，数据线也是，还有的比如顶层直接就可以连上，不用加过孔，同一组内8根（8bitDDR的话）数据线也可能不在同一层，请问这种情况是这么解决的呢。

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    dsws

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    37#
     楼主| 发表于 2011-5-18 09:51 | 只看该作者
    回复 mcu200689 的帖子
    3 `% C  w$ Q" B. u6 U" l' ^6 o
    ; S& n! \, V8 {& w* D    原则上，对于DDR2而言，我个人是不接受同组11根数据线（DQ0_7；DQS+，DQS-；DQM）不走在同一层的！但是考虑到实际情况我会这样处理，比如有数据线可以从表层直接连上，那么我在做等长的时候，表层的线可能就绕得比内层稍长些（表层线路数据传输速率比内层快），至于长多多少得看你的等长范围！地址线走在不同层是可以接受的，但是得注意拓扑结构！
    % P$ O9 b) ]  o8 ^8 N) L, f    有几点得特别注意：1、DDR2的数据地址控制不能跨越分割，即要有非常完整的参考平面，否则是非常不好的。2、1.8v的电源处理，VREF电源处理，clock端接stub处理一定要非常小心！% d* g) y$ L- ]) Y8 k

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    mcu200689

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    38#
    发表于 2011-5-18 09:57 | 只看该作者
    回复 dsws 的帖子
    9 I" J; g% j8 M3 o0 u) U
    # a) ^9 d9 J% u. a: T( W0 G2 C楼主高见，注意的第一条：DDR2的数据地址控制不能跨越分割，即要有非常完整的参考平面/ T7 S- z5 O" }2 Y5 v
    这句话能不能用最通俗的话说一下，“跨越分割”、“完整的参考平面”，这俩名词怎么解释，具体布线的时候应该怎么做？
    ; H  g2 i: Y/ U/ }" _

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    dsws

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    39#
     楼主| 发表于 2011-5-18 10:31 | 只看该作者
    本帖最后由 dsws 于 2011-5-18 10:37 编辑
    5 r) g; I- B; v( [8 f- W2 g4 v- t/ z. w' P$ N
    回复 mcu200689 的帖子
    $ O6 N' j* V2 g; Q) N
    - e( D+ y! p5 u5 a$ A: Q高速信号跨分割，亦即信号回流的参考平面不完整，会导致高速信号的阻抗不连续！阻抗不连续会导致很多问题，相信都了解！
    , k* W7 g: s% B 跨分割分析.rar (426.95 KB, 下载次数: 183)
    # l# C7 w/ j" v+ k/ e) K上面是个1拖4的平面处理参考！6 f2 S( J# _9 b" \, r

    $ `( T& S; |1 Q' i! W9 p

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    mcu200689

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    40#
    发表于 2011-5-18 15:01 | 只看该作者
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    : S0 A/ \" s3 c; h. b2 o" y
    3 U* E7 w0 x+ T( T% g% T; C还是不太清楚跨平面的理解…… 跨平面到底是什么意思呢。。。？比如我地址线在各个内电层都有，最后跟DDR2或DSP打过孔在顶层或底层相连，这叫跨平面吗？
    6 ?& ~" i( E+ T, F# b6 g6 `, C  E7 R

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    dsws

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    41#
     楼主| 发表于 2011-5-18 16:09 | 只看该作者
    回复 mcu200689 的帖子8 |$ ^& b; r+ i9 {. o
    % a& @( z: c, R* r7 R
    这我不能帮你了，你去看看高速数字设计的书！& i5 }% ?! M$ g

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    mcu200689

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    42#
    发表于 2011-5-18 16:15 | 只看该作者
    回复 dsws 的帖子. ]- y$ A5 Q5 d
    ! E/ d$ l8 z8 \' Q3 g! o
    谢谢啊，学习中

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    weving
  • TA的每日心情
    开心
    2020-4-2 15:59

    • 签到天数: 1 天

    [LV.1]初来乍到
    43#
    发表于 2011-5-18 16:37 | 只看该作者
    15版的设置个人习惯手动设置.比对有SKILL帮助,呵..走路看得比较直观..有设错的话show一下马上就知道..不用去cmgr中找,16版那是没办法,大部份都要到cmgr中设..哎

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    252631
  • TA的每日心情
    奋斗
    2019-12-11 15:50

    • 签到天数: 1 天

    [LV.1]初来乍到
    44#
    发表于 2011-5-18 16:41 | 只看该作者
    谢谢楼主的分享

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    bluemare

    该用户从未签到
    45#
    发表于 2011-5-19 09:17 | 只看该作者
    谢谢楼主的分享

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