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楼主: dsws
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allegro 等长设置的一些做法

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  • TA的每日心情
    奋斗
    2023-12-1 15:22
  • 签到天数: 41 天

    [LV.5]常住居民I

    31#
    发表于 2011-5-17 19:46 | 只看该作者
    谢谢分享!

    该用户从未签到

    32#
    发表于 2011-5-18 08:52 | 只看该作者
    回复 dsws 的帖子
    $ @9 Y( ~/ w6 `; u
    ) r5 X5 c' n8 ?5 @2 G/ Q) d( ?7 h) |没办法 怎么也加不上 我画对称的两片DDR2连线的时候 都是等长的 所以从源端到每一个DDR2都应该是等长的 就这么做的
    " a8 e$ f. b$ R' W. J0 i1 N' V

    该用户从未签到

    33#
     楼主| 发表于 2011-5-18 09:02 | 只看该作者
    回复 mcu200689 的帖子
    + x6 u, C% W5 c. F
    9 a# h1 P8 N1 W: `) n是的!从源端到每个DDR是 等长的,我通常不是设置T节点,而是通过打孔来确定我的走线拓扑!心里整明白就是了!个人习惯不一样吧!
    : u+ {, Z4 G" ~  O, c, r1 h

    该用户从未签到

    34#
    发表于 2011-5-18 09:07 | 只看该作者
    回复 dsws 的帖子
    ; r0 ^* w6 U% t2 y
    * s  F/ j2 d& e) s8 g说到过孔 不知道你过孔延时是怎么处理的?https://www.eda365.com/forum-viewthread-tid-51976-highlight-%D1%D3%CA%B1.html

    该用户从未签到

    35#
     楼主| 发表于 2011-5-18 09:17 | 只看该作者
    回复 mcu200689 的帖子, M: G* M* a/ ?$ C0 q

    * X# c! c4 i3 a7 S$ K" V4 IDDR2的地址线,平常我们的设计没有考虑过孔的延时!每一次打孔换层,地址线统一换层,过孔效应对每个地址可以认为是一样的。数据相信都是同组同层拉过去!
    . i% n5 r  t, X1 l1 Y/ }5 u1 N1 z/ G    ALLEGRO软件是可以把过孔模型加进去计算等长的!一般做仿真的时候才考虑过孔模型的!所以,平常的设计按上面的方法去处理就够用了!
    . \* K2 r: d# G) j1 t+ @

    该用户从未签到

    36#
    发表于 2011-5-18 09:26 | 只看该作者
    回复 dsws 的帖子/ `: v; q, n; S4 ?6 F2 u0 V  J( g

    # [, r* ~5 |& u这是最理想的情况了,能做到的话确实是不用考虑过孔延时,不过由于空间还有别的一些限制,地址线可能要分布在几个层,数据线也是,还有的比如顶层直接就可以连上,不用加过孔,同一组内8根(8bitDDR的话)数据线也可能不在同一层,请问这种情况是这么解决的呢。

    该用户从未签到

    37#
     楼主| 发表于 2011-5-18 09:51 | 只看该作者
    回复 mcu200689 的帖子
    . A( _3 O6 u; S2 ~* o' _9 u% T
    9 g1 J( z' p* ~$ }    原则上,对于DDR2而言,我个人是不接受同组11根数据线(DQ0_7;DQS+,DQS-;DQM)不走在同一层的!但是考虑到实际情况我会这样处理,比如有数据线可以从表层直接连上,那么我在做等长的时候,表层的线可能就绕得比内层稍长些(表层线路数据传输速率比内层快),至于长多多少得看你的等长范围!地址线走在不同层是可以接受的,但是得注意拓扑结构!
    % G. ^/ G% K5 n3 b. \    有几点得特别注意:1、DDR2的数据地址控制不能跨越分割,即要有非常完整的参考平面,否则是非常不好的。2、1.8v的电源处理,VREF电源处理,clock端接stub处理一定要非常小心!
    ' G8 h" l3 X6 W( m

    该用户从未签到

    38#
    发表于 2011-5-18 09:57 | 只看该作者
    回复 dsws 的帖子
    : }5 Y: f0 K& ]  M4 j0 Y$ V! ]( I0 F
    楼主高见,注意的第一条:DDR2的数据地址控制不能跨越分割,即要有非常完整的参考平面) i. E; P4 f! J0 ^5 F2 `
    这句话能不能用最通俗的话说一下,“跨越分割”、“完整的参考平面”,这俩名词怎么解释,具体布线的时候应该怎么做?. H8 p! ?1 p- \2 W. `/ N# F

    该用户从未签到

    39#
     楼主| 发表于 2011-5-18 10:31 | 只看该作者
    本帖最后由 dsws 于 2011-5-18 10:37 编辑
    : ?8 J- Q# P! b" @: L/ o* @* b! r# x' K- S# W/ F. \" a* Z
    回复 mcu200689 的帖子
    % c6 l( n+ z% Q7 w* V- H- s6 Q2 O( ~) r) V- q2 E/ L
    高速信号跨分割,亦即信号回流的参考平面不完整,会导致高速信号的阻抗不连续!阻抗不连续会导致很多问题,相信都了解!
    ) O$ H- X; j" h, j0 K$ L5 U 跨分割分析.rar (426.95 KB, 下载次数: 183) / p5 z" A/ A4 p+ r
    上面是个1拖4的平面处理参考!
    0 p0 |8 \( ]6 k* P2 Y0 q0 l1 }4 N) N( ]& q

    该用户从未签到

    40#
    发表于 2011-5-18 15:01 | 只看该作者
    回复 dsws 的帖子
    2 n) [" R, {! ?( u& E
    2 J! N3 o  |2 X4 r" z  N还是不太清楚跨平面的理解…… 跨平面到底是什么意思呢。。。?比如我地址线在各个内电层都有,最后跟DDR2或DSP打过孔在顶层或底层相连,这叫跨平面吗?
    & i8 o* i) [! Y; Z7 i! V! c

    该用户从未签到

    41#
     楼主| 发表于 2011-5-18 16:09 | 只看该作者
    回复 mcu200689 的帖子
    3 X0 x! `  n6 J2 L- Y5 R. @$ `( i) B0 o# V' g) w
    这我不能帮你了,你去看看高速数字设计的书!
    4 S4 H5 `& I/ Z8 Z7 m3 Z8 b0 y

    该用户从未签到

    42#
    发表于 2011-5-18 16:15 | 只看该作者
    回复 dsws 的帖子, o4 _8 b9 s- ?4 x7 V0 o
    8 @' g5 f, a: B' l0 k# A9 i
    谢谢啊,学习中
  • TA的每日心情
    开心
    2020-4-2 15:59
  • 签到天数: 1 天

    [LV.1]初来乍到

    43#
    发表于 2011-5-18 16:37 | 只看该作者
    15版的设置个人习惯手动设置.比对有SKILL帮助,呵..走路看得比较直观..有设错的话show一下马上就知道..不用去cmgr中找,16版那是没办法,大部份都要到cmgr中设..哎
  • TA的每日心情
    奋斗
    2019-12-11 15:50
  • 签到天数: 1 天

    [LV.1]初来乍到

    44#
    发表于 2011-5-18 16:41 | 只看该作者
    谢谢楼主的分享

    该用户从未签到

    45#
    发表于 2011-5-19 09:17 | 只看该作者
    谢谢楼主的分享
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