超越摩尔定律的芯片黑科技——SiP技术，巨头纷纷入局！

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芯片设计可谓是人类历史上最细微也是最宏大的工程。它要求把上千亿的晶体管集成到不到指甲盖大小的面积上，这其中 EDA 工具的作用不可或缺。它于芯片设计就如同编辑文档需要的 Office 软件，是电子工程师设计电路、分析电路和生成电路的重要途径。

如今，在电子产品愈发小型化、集成化的趋势下，芯片正在从系统芯片（SoC）向系统级封装（SiP）的设计方法过渡，以往只在消费电子中应用的封装技术，现已逐渐渗透拓展至工业控制、智能汽车、云计算、医疗电子等诸多新兴领域。

对于 SiP 市场的迅速崛起，cadence 公司产品市场总监孙自君在接受《半导体行业观察》采访的时候发表了自己的观点。

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SiP 是趋势也是挑战

采用 SiP 的封装形式，固然满足了厂商对于产品集成化、开发成本以及研发周期之间的权衡，但同时也给芯片设计带来了全新的挑战。在这种情况下，如何简化 SiP 的设计过程将成为推动对系统级封装（SiP）芯片技术需求的关键能力。

从整体流程来看，SiP 于 EDA 而言，其最重要的影响是设计方法的改变。一个完整的设计流程与工具支持是简化产品开发工作的重要条件。因此，工具对于未来技术可扩展性、向下兼容性以及数据交换的标准化都是必要的考量点。

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由于电子产品小型化、紧凑化需求迫切，工程师在进行芯片设计时，不再仅需要考虑电性设计，电与热的交互设计也要被重视，这包括了热感知设计方法，E-T Co-simulation 工具的使用。

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Cadence 针对目前 SiP 设计方式所存在的固有局限性，提供了一套自动化、整合的、可信赖并可反复采用的工艺以满足无线和消费产品不断提升的性能需求。

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标准化的商业模型

是 SiP 发展的前提

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SiP 的封装形式对标准化提出了新的要求。与传统的硬 Hard IP layout 或 Soft IP netlist 相比，Chiplet 凭借更高的灵活度、更高性能以及更低的成本成为集成封装的最佳选择。

然而在设计方案中采用多个 Chiplet 进行布局和验证，这对于 IC 设计团队和封装设计人员来说都是不可忽视的难题。在这种情况下，扩展以支持多个 Chiplet 的设计工具和方法对于项目的成败变得举足轻重。

目前虽然已经有许多用 Chiplet 来构建和设计的产品，但是其中的大部分工作还是要依靠人工完成。也就是说在现在的条件下，几乎所有基于 Chiplet 的设计还都需要在垂直集成 IDM （垂直整合制造）的公司中完成。

而若想让基于 Chiplet 的架构向主流市场扩展，使 Chiplet 变得广泛可用，业界还需要制定一个标准化的商业模型，并且建立 Chiplet 标准的开发技术和设计文档编制。包括 I-O 间距、通信接口和相应的产业技术标准的适用性、low power/low BER、low latency 还有 Tool kit 与设计参考 PDK。

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当设计一个系统级芯片时，传统的方法需要通过从不同的 IP 供应商中购买一些 IP，软核（代码）或硬核（版图），然后结合自研的模块，集成为一个 SoC，最后在某个芯片工艺节点上完成芯片设计和生产的完整流程。

而未来，这种基于标准化的 Chiplet 架构允许设计人员直接应用 IP，而无需考虑其不同的工艺节点或技术，如模拟、数字或混合信号。这意味着设计师可以专注于设计所带来的功能实现或价值提升。

EDA-SiP 产业的关键一环

设计与仿真流程的进一步融合将是产业抓住市场机会的重要先机。一套经过多个业界领先的厂商共同探讨的完整设计流程，将从数字 IC、模拟和混合信号设计、先进封装三个方向切入的设计体系。

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目前在整个 IC 封装生态系统方面，几乎所有大型半导体代工厂都提供了先进封装的版本。这种通过采用参考流程和 PDK 的新方式可以用合理的成本推动新的产业的升级，为芯片封装市场打开了新的思路。

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Cadence 自 2007 就已洞察到这一趋势，并推出了业界第一套完整的 3D IC 全流程设计工具，协助业界进行 3D IC 设计。当前已经有许多知名厂商借助 Cadence 所提供的 EDA 工具设计和制造的产品被广泛应用于消费电子领域。

随着全球电子化进程的开展，市场对于 SiP 封装需求必将呈现爆发式增长，而 EDA 工具作为芯片设计的重要工具，其在功能支持方面也亟待创新与迭代。

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具体而言，Cadence 认为未来 EDA 工具的升级将围绕三个方面展开：

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系统架构：设计规划，局部优化，全局最佳化、功能管理

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设计互连：顶层 Netlist、布局规划、RDL、Interposer、Die Stackplanning and Layout

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功能验证：On/off chip SI、PI、EM、IR、Electrical-Thermal、CMP、Step Height、Local Planarity、Physical Verificationand Test，and DRC

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当然，作为业界领先的 EDA 企业，Cadence 也将顺应主流趋势，从产品性能出发，进一步帮助客户解决在芯片设计方面的难题，以加速产品上市时间。

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采用 SiP 的封装形式，固然满足了厂商对于产品集成化、开发成本以及研发周期之间的权衡，但同时也给芯片设计带来了全新的挑战。在这种情况下，如何简化 SiP 的设计过程将成为推动对系统级封装（SiP）芯片技术需求的关键能力。

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作为业界领先的 EDA 企业，Cadence 也将顺应主流趋势，从产品性能出发，进一步帮助客户解决在芯片设计方面的难题，以加速产品上市时间。
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