PCB板中抗ESD措施设计分析

reasonant-j

来自人体、环境甚至电子设备内部的静电对于精密的半导体芯片会造成各种损伤，例如穿透元器件内部薄的绝缘层;损毁MOSFET和CMOS元器件的栅极；CMOS器件中的触发器锁死;短路反偏的PN结;短路正向偏置的PN结;熔化有源器件内部的焊接线或铝线。为了消除静电释放（ESD）对电子设备的干扰和破坏，需要采取多种技术手段进行防范。
5 w1 E9 {  e8 Z( P$ U8 @6 m. {
从分层、恰当的布局布线和安装等方面介绍了PCB中的抗ESD设计。
1 F$ y+ x) n3 c/ r1 Z
(一）分层
# G0 A9 A) J  L4 j
6 I6 K# z+ G7 Q, j尽可能使用多层PCB，在多层PCB 中地线面作为一个重要的电荷源，可抵消静电放电源上的电荷，这有利于减小静电场带来的问题。PCB 地线面也可作为其对信号线的屏蔽体（当然，地线面的开口越大，其屏蔽效能就越低）。另外，如果发生放电，由于PCB 板的地平面很大，电荷很容易注入到地线面中，而不是进入到信号线中。这样将有利于对元件进行保护，因为在引起元件损坏前，电荷可以泄放掉。当然在某些方案中为降低成本，只能使用双面板。
0 }+ P7 @: i" Z7 N! w. c
（二）电路环路

电流通过感应进入到电路环路，这些环路是封闭的，并具有变化的磁通量。电流的幅度与环的面积成正比。较大的环路包含有较多的磁通量，因而在电路中感应出较强的电流。因此，必须减少环路面积。

& q9 C0 \5 l$ @* e/ S（三）电路连线长度

. i6 M: A3 U) e3 z要确保信号线尽可能短。因为天线要具有较高的效率，其长度必须是波长很大的一部分。这就是说，较长的导线将有利于接收静电放电脉冲产生的更多的频率成份；而较短的导线只能接收较少的频率成分。因此，短导线从静电放电产生的电磁场中接收并馈入电路的能量较少。信号线的长度大于300mm（12 英寸）时，一定要平行布一条地线，在信号线上方或其相邻面上放置地线也是可以的。在相关的元件组，相互之间具有很多互连线的元件应彼此靠得很近。例如，I/O器件是与I/O 连接器尽量靠得近些；以减少互连的印制线长度。

（四）地电荷注入

4 t# U, i) Q7 g5 ]2 ~4 w: [ESD 对地线层的直接放电可能损坏敏感电路。在使用TVS二极管的同时还要使用一个或多个高频旁路电容器，这些电容器放置在易损元件的电源和地之间。如图6 所示。旁路电容减少了电荷注入，保持了电源与接地端口的电压差。TVS使感应电流分流，保持TVS 钳位电压的电位差。TVS 及电容器应放在距被保护的IC 尽可能近的位置，要确保TVS 到地通路以及电容器管脚长度为最短，以减少寄生电感效应。
( R2 Q; F9 H0 e( A
; P; D) {$ o8 c& y. Y（五）保护电路中的寄生电感

TVS 二极管通路中的寄生电感在发生ESD 事件时会产生严重的电压过冲。尽管使用了TVS 二极管，由于在电感负载两端的感应电压VL=L&TImes;di/dt，过高的过冲电压仍然可能超过被保护IC 的损坏电压阈值。

- }$ ~0 Z: w# ~保护电路承受的总电压是TVS 二极管钳位电压与寄生电感产生的电压之和，VT=VC+VL。一个ESD 瞬态感应电流在小于1ns 的时间内就能达到峰值（依据IEC 61000-4-2 标准），假定引线电感为每英寸20nH，线长为四分之一英寸，过冲电压将是50V/10A 的脉冲。经验设计准则是将分流通路设计得尽可能短，以此减少寄生电感效应。
7 {) ~8 C. r4 K" c
$ f- B7 E+ o6 B9 P3 X, s$ s# M; C（六）装配
5 D( _9 i$ E! Q; N, B" W
2 o' n: D$ P6 _' @; Y  VPCB 装配时，不要在顶层或者底层的焊盘上涂覆任何焊料。使用具有内嵌垫圈的螺钉来实现PCB 与金属机箱/屏蔽层或接地面上支架的紧密接触。在每一层的机箱地和电路地之间，要设置相同的“隔离区”；如果可能，保持间隔距离为0.64mm（0.025 英寸）。在卡的顶层和底层靠近安装孔的位置，每隔100mm（4.0 英寸）沿机箱地线将机箱地和电路地用1.27mm 宽（0.050 英寸）的线连接在一起。与这些连接点的相邻处，在机箱地和电路地之间放置用于安装的焊盘或安装孔。这些地线连接可以用刀片划开，以保持开路；或用磁珠/高频电容的跳接，以改变ESD 测试时的接地机制。
9 O6 Z  P9 }9 g, z6 Y. M
3 _1 A* T& E0 ^( A
/ ?, b' m' n: F7 g) `" [5 c! c5 z7 K

fordies1

分层设计不会增加面积吗