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华为海思启动“备胎”计划 芯片代工巨头台积电的态度将成关键

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发表于 2021-3-18 13:28 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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华为遭到美国禁令,华为海思半导体总裁何庭波今日凌晨向员工发了一份内部邮件。何庭波在该信件中表示,多年前已经做出极限生存假设,并为公司生存打造了“备胎”,如今历史的选择让所有“备胎”一夜之间全部转“正”。
据日媒的消息,美国《出口管理法》所具有的特点是对外国企业的交易也加以限制的“区域外适用”。按市场价格计算,如果美国企业的零部件和软件在原则上包含25%以上,外国(地区)企业的产品也将成为被管制的对象。如果违反,将被美国处以禁止与美国企业交易等处罚。
根据华为2018年底公布的全球92家核心供应商企业名单:美国企业有33家,年采购额达到100亿美元,当中既有高通、英特尔和博通等半导体芯片巨头,又有微软和甲骨文等软件技术供应商。日本企业11家,包括村田制作所、东芝存储、三菱电机和索尼等厂商。中国大陆企业25家,如京东方,比亚迪等厂商。中国台湾企业10家,其中就有台积电和鸿海精密等代工生产厂商。
众所周知,近些年来,台积电便是海思最大的晶圆代工供应商,加之台积电具有世界领先的制程工艺生产能力,后续台积电的态度将成关键。
台湾媒体人士分析,根据上次中兴遭美国禁令后,芯片设计与晶圆代工厂商们先后接获相关审核通知的先例,此次台积电也很可能第一时间接获了相关要求。但台媒在向台积电询问与此有关的问题后获知,关于台积电是否收到美国的讯息与相关客户产能的情况,尚未收到总部消息。并且,台积电总部也尚未对此做出回应。
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根据台积电已经公开的信息以及媒体此前的报导,2018年,台积电已经投入量产的7nm制程工艺已有50多个设计方案投片,台积电几乎获得了全球7nm制程工艺全部代工订单。预计2019年还将有100多款新芯片流片,当中亦就包括了大客户海思的芯片订单。
国内某问答社交平台上有这样一个提问,大意是如果台积电不再为中国大陆企业代工芯片将会怎样?有网友如是回答:台积电有着世界上最先进的制程工艺,最大的产能。中国大陆有中芯、华虹,但两家本土厂商在产能、制程工艺上都差台积电太远。海思能设计出世界一流甚至业界领先的芯片,但要成为产品恐怕唯有通过台积电代工生产来实现。
在17日南京举行2019世界半导体大会上,台积电以《集成电路创新成功之道》为题,阐述了在今后10年如何继续发展。台积电(中国)有限公司总经理罗镇球援引20年前张忠谋的话说:"我们很幸运,因为在半导体行业里,我们在这可以一直学习,一直干到退休。”
过去30年中,台积电不遗余力投入到纯晶圆代工制造,将行业技术门槛一再提升,从而牢牢占据了产业链的核心地位。随着人工智能、5G和物联网等一系列新兴应用的问世和发展,芯片也朝着多元化发展,芯片制造行业显然有着光明的前景。
台积电(中国)有限公司副总经理陈平表示:“工艺技术的演进是产品创新的必要条件,而工艺微缩进展也将得益于全行业的不断创新,因此从目前来看,逻辑器件微缩将继续遵循着摩尔定律延伸下去。”
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台积电先前在法说会上就已表示,最先进的7nm制程为半导体产业带来了创新,未来还将持续投入资金研发5nm和3nm等制程工艺,以满足日益增长的人工智能及5G市场需求。预计未来5年内,台积电每年资本开支在100到120亿美元之间,其中80%用在7nm、5nm和3nm等制程工艺,10%用于封测,剩余10%用于特殊制程工艺。
台积电(中国)有限公司副总监刘坚斌表示,EUV还将带来更为庞大的微缩工艺家族。刘坚斌强调,紧接7nm工艺推出的6nm工艺,主要采用与7nm兼容的设计规则及旧,但会比7nm+工艺多一层EUV光罩,芯片密度则会提升18%。他表示,6nm推出的时间较晚,2020年第一季才开始进入风险试产,并在2020年5nm量产之后才进入量产。
5nm工艺在今年3月份已经开始风险测试,预计客户产品设计定案计划于2019年上半年开始进行,在2020年上半年达成量产目标。3nm工艺正有序进入全面开发阶段。
按照台积电的说法,与7nm工艺相比较,5nm工艺引入了极低临界电压(ELVT)晶体管设计,创新的微缩功能在ARM Cortex-A72核心上能够提供1.8倍的逻辑密度,可降低功耗20%左右,在速度上大约提升15%,该制程将最先用于手枧与高性能运算芯片。此外,台积电也将在5nm量产后一年推出5nm+工艺,与5nm制程相比会在同一功耗下可再提升7%运算效能,或在同一运算效能下可再降低15%功耗。5nm+制程将在2020年第一季开始试产,2021年进入量产。
最后需要提及的是,台积电正从纯晶圆代工生产厂商进一步扩展到先进封装等领域。在此次世界半导体大会上,罗镇球表示,未来半导体科技发展的蓝图将沿着3D芯片封装、逻辑芯片微缩以及软硬件一体的方向发展,其中3D芯片封装工艺将提升垂直连接密度,而更高端的封装技术也将实现与特殊工艺推动异构集成的进一步发展。

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