硅片级可靠性测试详解

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硅片级可靠性（WLR）测试最早是为了实现内建（BIR）可靠性而提出的一种测试手段。硅片级可靠性测试的最本质的特征就是它的快速，因此，近年来它被越来越多得用于工艺开发阶段。工艺工程师在调节了工艺后，可以马上利用WLR测试的反馈结果，实时地了解工艺调节后对可靠性的影响。这样就把可靠性测试糅合和工艺开发的整个过程当中。如今，工艺更新换代非常快，所以，WLR就成为了一种非常有效的快速方法使工艺开发的进程大大加快。同时，各个公司在工艺开发后都会发行一个针对WLR的技术报告，这也为业界广泛接受。JEDEC也为此专门制定了一个标准，而且不定时的更新其内容。


　　WLR要测试的项目主要有以下几大类：①互连线可靠性（电迁移）；②氧化膜可靠性；③热载流子及NBTI；④等离子损伤（天线效应）等。用于工艺开发的WLR流程主要如下。

$ P) L: \4 q+ `; Q. J# D　　首先，制定一个WLR计划，包括对测试样品的要求（样品数、测试面积、Lot数等），一些设计规则和所有达到的规范。比如说电迁移中，要给出最大设计电流，器件使用温度等，评价氧化膜的可靠性时，如果是用斜坡电压法则要求测试面积大于10cm2，缺陷密度不能大于一定的值（D0）；如果是用恒定电压法，则要给出加在栅极上的电压分别有多大等等。在评价热载流子效应时，一般要求热载流子中直流寿命大于0.2年等。下面详细介绍一下各个项目。

8 a# X1 B* w5 @1 [0 O) |　　互连线可靠性（电迁移）

　　电迁移（EM）是微电子器件中主要的失效机理之一，电迁移造成金属化的开路和短路，使器件漏电流增加。在器件向亚微米、深亚微米发展后，金属化的宽度不断减小，电流密度不断增加，更易于因电迁移而失效。因此，随着工艺的进步，EM的评价备受重视。

6 u: K1 P' U4 P+ W　　导致电迁移的直接原因是金属原子的移动。当互连引线中通过大电流时，静电场力驱动电子由阴极向阳极运动，高速运动的电子与金属原子发生能量交换，原子受到猛烈的电子冲击力，这就是所谓的电子风力。但是，事实上金属原子同时还受到反方向的静电场力。当互连线中的电流密度较高时，向阳极运动的大量电子碰撞原子，使得金属原子受到的电子风力大于静电场力。因此，金属原子受到电子风力的驱动，使其从阴极向阳极定向扩散，从而发生电迁移。

  g3 K5 v* V/ i: }( G- C: j& X6 M　　传统的评价电迁移的方法是封装法。对样品进行封装后，置于高温炉中，并在样品中通过一定电流，监控样品电阻的变化。当样品的电阻变化到一定比例后，就认为其发生电迁移而失效，这期间经过的时间就为在该加速条件下的电迁移寿命。但是封装法的缺点是显而易见的，首先封装就要花费很长的时间，同时，用这种方法时通过金属线的电流非常小，测试非常花费时间，一般要好几周。因为在用封装法时，炉子的温度被默认为就是金属线温度，如果有很大的电流通过金属线会使其产生很大的焦耳热，使金属线自身的温度高于炉子的温度，而不能确定金属线温度。
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　　所以，后来发展了自加热法（ISO-thermal）。该方法不用封装，可以真正在硅片级测试。它是利用了金属线自身的焦耳热使其升高。然后用电阻温度系数（temperature coefficient of resistance，TCR）确定金属线的温度。在实际操作中，可以调节通过金属线的电流来调节它的温度。实际应用表明，这种方法对于金属线的电迁移评价非常有效，但是对于通孔的电迁移评价，该方法就不适用了。因为，过大的电流会导致通孔和金属线界面出的温度特别高，从而还将无法确定整个通孔电迁移测试结构的温度。针对这种情况，又有研究者提出了一种新的测试结构——多晶硅加热法。这种方法是利用多晶硅作为电阻，通过一定电流后产生热量，利用该热量对电迁移测试结构进行加热。此时，多晶硅就相当于一个炉子。该方法需要注意的是在版图设计上的要求比较高，比如多晶硅的宽度，多晶硅上通孔的数目等都是会影响其加热性能的。
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1 H, z* K8 x8 Y, @7 K3 O6 ?　　以上三种方法得到的都是加速测试条件下的电迁移寿命，我们需要的是在使用条件和设计规则电流下的电迁移寿命，利用Black方程来推得我们想要的电迁移寿命。 氧化膜可靠性
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　　集成电路以高速化和高性能化为目标，实现着进一步的微细结构。随着微细结构在工业上的实现， 降低成本和提高集成度成为可能。另一方面，随着MOS 集成电路的微细化，栅氧化层向薄栅方向发展，而电源电压却不宜降低，栅氧化层工作在较高的电场强度下，从而使栅氧化层的抗电性能成为一个突出的问题。栅极氧化膜抗电性能不好将引起MOS器件电参数不稳定，进一步可引起栅氧的击穿。栅氧击穿作为MOS 电路的主要失效模式已成为目前国际上关注的热点。

1 a6 \8 T* [; p3 R" ^　　评价氧化膜可靠性的结构一般都是MOS电容，评价氧化膜不同位置的特性，需要设计不同的结构，主要有三种结构：大面积MOS电容，多晶硅梳状电容，有源区梳状电容等。评价氧化膜的方法主要有斜坡电压法，恒定电压法以及恒定电流法（用的相对较少）。

" V! n+ q6 X3 {  @5 k　　斜坡电压法
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- A: V8 }/ E4 Y! T　　测试时使MOS电容处于积累状态，在栅极上的电压从使用电压开始扫描一直到氧化膜击穿为止，击穿点的电压即为击穿电压（Vbd），同时我们还可以得到击穿电量（Qbd）。按照JEDEC标准，用斜坡电压法时，总的测试结构的氧化膜面积要达到一定的要求（比如大于10cm2等）。做完所有样品的测试后，对得到的击穿电压进行分类：

) t% z) r+ q& o2 B. n( i　　● 击穿电压《使用电压：早期失效；

　　● 使用电压《击穿电压

$ b9 ?! Q1 t) r9 x* f9 j  }　　● 击穿电压》m&TImes;使用电压：本征失效
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　　然后计算缺陷密度D：
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0 d  s; C+ [" W7 i2 k, C! c; D  e- ?　　D＝（早期失效数＋可靠性失效数）/总的测试面积；

4 M/ b% {1 J5 D0 k. R0 J% W% b　　如果D《 D0，则通过；
$ ], T6 U2 u: |8 \0 W* I1 f
% J* ~2 c4 J/ Q* y8 b　　如果D》D0，则没有通过。

% ^8 R* U- z" c% ]6 Z　　此外，得到的击穿电量也可以作为判定失效类型的标准，一般当Qbd《0.1C/cm2 就认为是一个失效点，但是当工艺在0.18μm以上，Qbd一般只是作为一个参考，并不作为判定标准，因为Qbd和很多测试因素有关。
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电迁移（EM）是微电子器件中主要的失效机理之一，电迁移造成金属化的开路和短路，使器件漏电流增加。在器件向亚微米、深亚微米发展后，金属化的宽度不断减小，电流密度不断增加，更易于因电迁移而失效。因此，随着工艺的进步，EM的评价备受重视。