FPGA专用时钟用作复位引脚

lucien

最近，看了一些FPGA的资料，说FPGA的专用时钟引脚可以用作复位输入，不怎么理解？请教大家，FPGA不是有专门的全局复位引脚吗？为什么还要用专用时钟网络做复位引脚？专用时钟网络又是如何做的复位引脚呢？

happy_week

在FPGA内部，全局时钟管脚到其他逻辑的延时是一致的，当外部信号仅对FPGA内部的部分功能进行复位，并且有复位时间要求时就可以用专用时钟脚做复位输入用。
/ v% z3 L7 E* l! ZFPGA的专用时钟脚不是只能做时钟输入用。

weqewq

难道我理解错了？时钟是时钟 复位是复位

lucien

weqewq 发表于 2020-11-26 19:57
难道我理解错了？时钟是时钟 复位是复位

7 C! I! G; G- W6 E我也不是很理解。看的资料是"......硬复位：故名思议，即外部引脚引入的复位，可以在上电时给入，使整个FPGA逻辑配置完成后，能够达到稳定的状态，这种复位重要性在于复杂单板上除了FPGA外，可能还有多个器件(CPU、DSP)，其上电顺序不同，在未完成全部上电之前，其工作状态为不稳定状态。这种复位引脚可以通过专用时钟管脚引入，也可通过普通I/O引入，一般由单板MCU或者CPLD给出......"，所以有疑惑。

: v& i+ Q1 M/ s- `明明说的是复位，为什么又跑到时钟管脚去了呢？
& \, s  g! V! F. Y

雷北城

谢谢分享，学习了！

lucien

happy_week 发表于 2020-11-27 14:05
在FPGA内部，全局时钟管脚到其他逻辑的延时是一致的，当外部信号仅对FPGA内部的部分功能进行复位，并且有复 ...

7 X, }7 _5 i6 |/ @1 c6 N$ v# K嗯嗯，这么说就有点明白了，谢谢您的回答