Intel 6 系列 DDR3 布线疑问

wan55 · 发表于 2011-2-10 13:47

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本帖最后由 wan55 于 2011-2-10 13:50 编辑

小弟最近在看Intel 6系列的 Design Guide，在看到DDR3布线时，看到如下一段文字：请问1和2是什么意思？小弟不才，英语实在差劲

shark4685 · 发表于 2011-2-10 16:11

本帖最后由 shark4685 于 2011-2-10 16:24 编辑

首先E1,E2 其实是指信号线进入密集的dimm条底部时的两个区域.必须改变线距,

当以最小的线距4.5mil走线时,

1.如果是3跟线一起走(中间线受到串扰,2个攻击者),三根线的平行间距不能超过100mil.

2.如果是2跟线一起走(受到串扰,1个攻击者),......

3.线宽不是目的,目的是要控制好阻抗.

wan55 · 发表于 2011-2-10 16:28

谢谢shark4685，懂了
不过我想了想，第一条后半段后半段翻译：减小了间距的三根线在此区域总长不宜超过100mil

wan55 · 发表于 2011-2-10 16:47

我又对照原文，感觉不同，一根线最多旁边两根线，为什么一定要这样说呢，我看以前layout在E区没有三根线一块，原注：1是指DDR中的CTRL和CMD信号，2是指DATA。
这个track routing到底是什么意思呢，并且前面还用个must

shark4685 · 发表于 2011-2-11 08:52

老外也有废话多的...track routing就是一起走线的意思!

yh521py · 发表于 2011-2-11 16:42

一般DDR走线用内层，它是指从表层拉出来的走线不能大于100MIL?
之前设计INTEL他们有这样的要求。

wan55 · 发表于 2011-2-12 08:05

这个100mil只是指在E1或E2这个区域，并不是表层拉出来的整个线
intel也有说DDR走线可以走表层，关键是参考平面要确定好

kbpcb · 发表于 2011-2-21 09:48

学习了

cxt668 · 发表于 2011-2-22 23:41

都是牛人啊！

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