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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › PADS PCB论坛 › PADS画图中虚地与实地导入PCB中短路的问题
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PADS画图中虚地与实地导入PCB中短路的问题

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kaixinjiuhaola

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1#
发表于 2020-11-19 16:16 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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pads画图中，有虚地与实地时，导入PCB中，短路的问题！3 I% W& V9 j" D7 h) S+ `! g

- f" N: T' d" v0 V4 ]导入PCB中，虚地与实地是连接在一起的，短路了，为什么？, q! ?% B+ h6 o! b3 Q( p
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该用户从未签到
3#
发表于 2020-11-27 17:39 | 只看该作者
虚地实地啥意思

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470168757
  • TA的每日心情
    开心
    2020-10-30 15:53

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    [LV.3]偶尔看看II
    4#
    发表于 2020-11-30 10:54 | 只看该作者
    啥是虚地实地，如果网络名一样pads软件默认是要连在一起的，设置成不同的网络名就不会连一起了啦~

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    dditx2020
  • TA的每日心情
    奋斗
    2021-6-7 15:01

    • 签到天数: 53 天

    [LV.5]常住居民I
    5#
    发表于 2020-12-3 17:19 | 只看该作者
    说的是不是铜泊和覆铜，两者是不一样的，覆铜会自动避开不同NET的过孔和导线

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