ADSP-218xN系列的数字信号处理器介绍

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性能特点
! V+ v( z) d8 |- |0 N0 H, |12.5 ns指令周期时间@1.8 V（内部），80 MIPS持续表现；单周期指令执行；单周期上下文切换；3总线体系结构允许双操作数获取；每个指令周期；多功能指令；低CMOS待机的断电模式；200次循环恢复的功耗；从断电状态；空闲模式下的低功耗集成功能；ADSP-2100系列代码兼容（易于使用代数语法），带指令集扩展；高达256K字节的片上RAM，配置为；高达48K字的程序存储器RAM；高达56K字的数据存储器RAM；用于指令和数据存储；独立ALU、乘法器/累加器和桶；移位器计算单元；两个独立的数据地址生成器；强大的程序序列器提供零开销；循环条件指令执行；带预分频器的可编程16位间隔定时器100铅LQFP和144球迷你BGA。
" u9 b9 [. i* {( f系统接口特性
灵活的I/O允许1.8 V、2.5 V或3.3 V操作；无论模式如何，所有输入均能承受高达3.6 V的电压；16位内部DMA端口，用于高速访问片上存储器（模式可选）；存储数据表的4M字节内存接口和程序覆盖（模式可选）；用于透明程序和数据存储器传输（模式可选）；可编程存储器选通和独立I/O；内存空间允许“无胶”系统设计；可编程等待状态生成；两个带压扩的双缓冲串行端口；硬件和自动数据缓冲；片上程序存储器的自动引导；字节宽的外部存储器，例如EPROM或直通；内部DMA端口六个外部中断；13个可编程旗针提供灵活的系统发信号；软件运动的UART仿真重新配置；冰港™ 模拟器接口支持在最终系统。
! ^4 [! |' c3 j  r. X4 d9 ?6 N7 b9 B) mADSP-218xN系列指令集提供灵活的数据移动和多功能（一次计算可移动一个或两个数据）指令。每一条指令都可以在一个处理器周期内执行。ADSP-218xN汇编语言使用代数语法，便于编码和可读性。一套全面的开发工具支持程序开发。
% T0 V5 L$ c6 U功能框图是ADSP-218xN系列的总体框图。处理器包含三个独立的计算单元：ALU、乘法器/累加器（MAC）和移位器。计算的EZ ICE是Analog Devices，Inc.的注册商标。
1 ~# `7 B7 T4 k7 D3 R  [; S2 W单元直接处理16位数据，并有支持多精度计算的规定。ALU执行一组标准的算术和逻辑操作；也支持除法原语。MAC执行单周期乘法、乘法/加法和乘法/减法运算，累积40位。移位器执行逻辑和算术移位、规范化、非规范化和派生指数运算。
移位器可以有效地实现数字格式控制，包括多字和块浮点表示。
内部结果（R）总线连接计算单元，使得任何单元的输出可以是下一个循环中任何单元的输入。
一个强大的程序序列器和两个专用的数据地址生成器确保操作数高效地传递到这些计算单元。sequencer支持条件跳转、子例程调用和单周期返回。使用内部循环计数器和循环堆栈，ADSP-218xN系列成员以零开销执行循环代码；维护循环不需要显式跳转指令。
两个数据地址生成器（DAG）为同时从数据内存和程序内存获取双操作数提供地址。每个DAG维护和更新四个地址指针。每当使用指针访问数据（间接寻址）时，它都会被四个可能的修改寄存器中的一个的值进行后修改。长度值可以与每个指针相关联，以实现循环缓冲区的自动模寻址。
) ?7 y1 o1 z- x五条内部总线提供高效的数据传输：
9 C# J% n5 Q0 y  g# \( ^•程序存储器地址（PMA）总线
8 R" n5 z- K% Y  P; f0 J3 O•程序存储器数据（PMD）总线
9 p3 Q; t  e( s* \•数据存储器地址（DMA）总线
3 }1 q; n7 _* ^/ J2 t# p•数据存储数据（DMD）总线
•结果（R）总线
两条地址总线（PMA和DMA）共享一条外部地址总线，允许存储器在片外扩展，两条数据总线（PMD和DMD）共享一条外部数据总线。字节内存空间和I/O内存空间也共享外部总线。
程序存储器可以同时存储指令和数据，允许ADSP-218xN系列成员在一个周期内获取两个操作数，一个来自程序存储器，一个来自数据存储器。ADSP-218xN系列成员可以从程序内存和同一周期的下一条指令中获取操作数。
& {4 X' D( W4 }' I代替用于外部存储器连接的地址和数据总线，可以将ADSP-218xN系列成员配置为16位内部DMA端口（IDMA端口）连接到外部系统。IDMA端口由16个数据/地址管脚和5个控制管脚组成。IDMA端口提供对DSP的片上程序和数据RAM的透明、直接访问。
0 Y# o$ B; ^* a  N2 }2 Z字节DMA端口（BDMA端口）提供低成本字节宽内存接口。BDMA端口是双向的，可以直接寻址高达4兆字节的外部RAM或ROM，用于程序覆盖或数据表的片外存储。
2 O8 o" {; P$ V6 r' H  d) r0 C% ~字节存储器和I/O存储器空间接口支持慢存储器和I/O存储器映射外设，并具有可编程的等待状态生成。外部设备可以通过总线请求/授予信号获得外部总线的控制（BR、BGH和BG）。一种执行模式（Go模式）允许ADSP-218xN从片上存储器继续运行。正常执行模式要求在授予总线时停止处理器。
4 b' {; I* m- dADSP-218xN系列成员可以响应11个中断。最多可以有六个外部中断（一个边缘敏感、两个级别敏感和三个可配置）和七个内部中断，这些中断由计时器、串行端口（运动）、字节DMA端口和断电生成电路。还有一个主复位信号。这两个串行端口提供了一个完整的同步串行接口，硬件上有可选的压扩，以及各种有帧或无帧数据传输和接收操作模式。
6 s, k# v- g7 x. d7 q' o每个端口可以产生一个内部可编程串行时钟或接受一个外部串行时钟。
ADSP-218xN系列成员提供多达13个通用标志销。SPORT1上的数据输入和输出管脚也可以配置为输入标志和输出标志。此外，八个标志可编程为输入或输出，三个标志始终为输出。
可编程间隔定时器产生周期性中断。16位计数寄存器（TCOUNT）每n个处理器周期递减，其中n是存储在8位寄存器（TSCALE）中的缩放值。当计数寄存器的值为零时，产生中断，计数寄存器从16位周期寄存器重新加载（t周期）。
0 g' u$ [& O; v$ ]$ {串行端口
ADSP-218xN系列成员包含两个完整的同步串行端口（SPORT0和SPORT1），用于串行通信和多处理器通信。
以下是ADSP功能的简要列表-218xN运动型。有关串行端口的更多信息，请参阅ADSP-218x DSP硬件参考。
•运动是双向的，有一个单独的、双缓冲的发送和接收部分。
•SPORTs可以使用外部串行时钟或在内部生成自己的串行时钟。
( W. n& A5 u% {•体育有独立的帧接收和发送部分。部分以无帧模式运行，或内部或外部生成帧同步信号。帧同步信号是高电平或反向的，有两个脉冲宽度和定时。
•根据CCITT建议G.711，SPORTs支持3到16位的串行数据字长度，并提供可选的A律和μ律压扩。
9 l' l5 C$ `  q. O) m$ A1 b•运动接收和传输部分可在完成数据字传输时产生独特的中断。
3 |& _: O. r# ?) `•SPORTs可以接收和传输一个完整的数据循环缓冲区，每个数据字只需一个开销周期。一个中断是在数据缓冲区传输后产生的。
•SPORT0具有多通道接口，可选择性地接收和发送24或32字、时分多路复用的串行比特流。
/ G) e1 }2 ]& N; ~; }•SPORT1可配置为具有两个外部接口-破裂（IRQ0和IRQ1）和FI和FO信号。内部生成的串行时钟仍可以在该配置中使用。
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时钟信号

1 x4 H- I* J% O" l. J  E" Q, |

ADSP-218xN系列的成员可以通过晶体或TTL兼容的时钟信号进行时钟。

在正常运行期间，CLKIN输入不能停止，不能在运行期间更改，也不能在指定频率以下运行。唯一的例外是处理器处于关机状态。有关更多信息，请参阅ADSP-218x DSP硬件参考，以了解有关此断电功能的详细信息。

6 I  Y: J) c. C/ L2 s! t4 P如果使用外部时钟，它应该是以一半指令速率运行的TTL兼容信号。信号连接到处理器的CLKIN输入。使用外部时钟时，外部引脚必须保持未连接状态。

ADSP-218xN系列成员使用的输入时钟的频率等于指令速率的一半；40兆赫的输入时钟产生12.5纳秒的处理器周期（相当于80兆赫）。通常，指令在一个处理器周期内执行。所有设备计时都与内部指令时钟速率相关，启用时由CLKOUT信号指示。

由于ADSP-218xN系列成员包括片上振荡器电路，因此可以使用外部晶体。晶体应通过CLKIN和XTAL引脚连接，两个电容器如图2所示连接。电容值取决于晶体类型，应由晶体制造商指定。应使用并联谐振、基频、微处理器级晶体。

时钟输出（CLKOUT）信号由处理器以处理器的周期速率生成。这可以通过SPORT0自动缓冲控制寄存器中的CLKODIS位来启用和禁用。

/ B5 ?; m# k. d0 ]% s重置
& ?1 q6 A5 c' O1 d$ s

复位信号启动ADSP的主复位-218xN。重置信号必须在启动序列以确保正确初始化。重置在初始通电期间，必须保持足够长的时间以允许内部时钟要稳定。如果随时启动重置通电后，时钟继续运行需要稳定时间。

通电顺序定义为所需的总时间使晶体振荡器电路在有效的VDD之后稳定应用于处理器，对于内部锁相环路（PLL）锁定特定的晶体频率。一个至少2000个CLKIN循环确保PLL锁定，但不包括晶体振荡器启动时间。在此通电顺序中，复位信号应该保持低调。在随后的任何重置中，重置信号必须满足最小脉冲宽度规范（tRSP）。

重置输入包含一些滞后；但是，如果RC电路用于产生复位信号，使用建议使用外部施密特触发器。

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主重置将所有内部堆栈指针设置为空堆栈条件，屏蔽所有中断，并清除MSTAT登记。当重置解除时，如果没有挂起总线请求，芯片配置为引导，执行引导加载顺序。第一条指令是从片上程序存储器位置0x0000获取一旦启动加载完成。

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I/O允许1.8 V、2.5 V或3.3 V操作