PC扩展坞, EMC, 2.7 GHZ 超0.38db, 何解?

Quantum_

- k% t& B) j+ p: K# U6 R9 d) h问题产品: 扩展坞 (消费电子)
! H% l* z5 |4 j- f5 c4 t8 A超标端口: Ｄisplay port 2.0
' [' u7 L) d/ k7 K: v  P超标频点: 2.7 Ghz
/ H- z0 ]: ^- o7 w% D2 R9 [; Q" ?实验报告: 如下图
－－－－－－－－－－
, H# K$ [( Q' W( n5 `9 M, N经实验：
& R( R' s) U" ]7 y1, 插上DP的cable, 辐射才会超标. (不插, 即没有 )
2, 没有从其它位置泄露 (正是从DP的cable代出).
, j$ E- J: E' P3, 焊上共模电感(common choke), EMC 可以过, 但是信号完整信过不了.
--------------------------------------------------------------------
/ ~& s7 Q2 }6 K! t; k

问题: 除了加common choke, 是否还有其它方法可以尝试???


1 y" L6 y( ], {6 B: o( M7 x1 a' g谢谢先!



6 R1 e0 z) k1 P3 H- M. }9 ~$ j
6 g8 B4 q0 N. n3 W$ @! u9 J6 d8 ~5 ^

0 e9 s1 ~9 I+ p* n) x

fuxiaohua

解决此问题，可以考虑从三个方面入手：
3 S- H/ w/ F1 I3 U1. 电路角度出发，调整DP信号的驱动或者串阻阻值，是信号完整性更好。
2. 优化PCB设计，看看信号阻抗以及回流路径，从而实现优化信号完整性和EMC
3. 结构件（电缆的屏蔽层，特别是连接器位置；优化PCB上连接的PCB设计和与机壳之间的搭接阻抗）--在屏蔽电缆屏蔽性能OK的情况下，搭接就是至关重要的点，也是最低成本的设计手段。备注：还可以考虑增加吸波材料的电缆   https://www.eda365.com/thread-407477-1-1.html

1776788475

有时候也与PCB layout 有关系

1776788475

建议把PCB  layout  也贴出来。

Quantum_

$ [( z; |; b4 D' ]
1 n3 |/ V1 ?3 r+ L, M) K! C谢谢! Fuxiaohua
/ B6 B# b; N; E) v: D8 X虽然不全然明白, 但这样的答案确实开宽了我的思路.
1 j  n3 R1 O' v3 u; M/ i! ]
+ r1 Q5 w& X. f9 d: p0 r    解决此问题，可以考虑从三个方面入手：
) x0 V3 ^  v7 L0 e' C     1. 电路角度出发，调整DP信号的驱动或者串阻阻值，是信号完整性更好.
& m% ?# n' f( z           调整芯片的驱动是如何达成的呢? 修改Firmware 吗?
- F  p& o* v0 M, @           还是所谓的展频(我的芯片没有展频功能)
           至于串阻, 试过一个5 ohm的, 可惜没有效果. (跟0 ohm 一样)

: Q0 ?" g2 N8 U  f" r【回复】这个需要看芯片手册是否支撑调整驱动。同时，串阻增加看看波形的变化如何？如果波形更加糟糕，那么SI自然就不好。需要一个适配的电阻。如果增加到10欧姆呢？也许信号质量优化了呢？也许传输有问题，故需要进行实践确认或者仿真比较。因为不同厂家的芯片驱动能力不同，故串阻大小也不同，是需要实际确认才知道的。
     很遗憾, 这款芯片没有'调整驱动'的功能. 10ohm这个建议下一次试验时再试一试. 至于仿真, 我或周边同事都不太会, 可惜!

7 [9 R. q3 B2 Q6 R1 }     2. 优化PCB设计，看看信号阻抗以及回流路径，从而实现优化信号完整性和EMC
           PCB的设计, 已经接近理论上的极限, 除了等长的需要, 基本上是走直线了. 当然阻抗肯定是符合DP规范的100 ohm.
# ?3 Q1 w2 Q0 h! `  P           至于回流路径,  DP走在表层,  相邻层是完整的GND.
           所以, 优化PCB已经没有空间.
$ c2 M. p: a/ r8 D【回复】PCB有没有优化空间，是需要拿图片来看，你的PCB是否可以把线走在内层呢？
    技术上可以, 但是我的同事认为, 线走在表层更好, 这样走top层的线, 不再需要via, 而走bottom的线, 在接连器针脚处不会形成'stub', 而如果走走内层, 两者都有.
+ m: C. Q# I& D$ i. ^# K/ Z
以及PCB上信号与参考层之间的距离又是多少呢？5mils 还是更大呢？走线长度又是多少呢？如果信号走线长，是否形成谐振？
    距离是3.1mil; 长度在2inch 之内; 至于是否谐振? 不知该如何测量 or 计算?
. P4 s# M2 w, b! l& V这些没有实际的，故只是从你的角度你的 认为没有优化空间。
3 u2 U' [9 k- Q( ^4 Y
8 y; X1 F5 T  s. j: x5 Q$ h$ z3 I     3. 结构件（电缆的屏蔽层，特别是连接器位置；优化PCB上连接的PCB设计和与机壳之间的搭接阻抗）--在屏蔽电缆屏蔽性能OK的情况下，搭接就是至关重要的点，也是最低  成本的设计手段。备注：还可以考虑增加吸波材料的电缆   https://www.eda365.com/thread-407477-1-1.html
          这个观点比较新颖.
/ g. Q) D3 B+ a7 g# l          可惜不太明白 '搭接阻抗'? （【回复】搭接阻抗，即连接器与面板如何搭接的，靠弹片、还是有固定的螺钉或者还是有导电泡棉等）
                                                     我的连接器像是下图的右边那个, 即金属外壳, 没有 飞翼, 焊脚与PCB 连接, PCB没有割地.

          DP是'标准'件.  连接器与cable都是应该不可以加装设置(吸波材料)，规范上不允许. 【
DP是标准件，标准件的标准更多是信号定义，而不是外部结构的标准】
& W7 y- h& p0 `5 ?. D: m    我的理解是这样, 就DP而言, 如下两个连接器是一样的, 换句话说, 任何一根'标准的' cable都可以用在如下的两个connector上.换句话说, 那对翅膀对EMC 应该没有影响.

电缆设计的屏蔽层编织密度，不同厂家不一样，连接器位置的处理也不同。所以，你认为的标准与我认为的标准是不同的。
    至于cable, 我并没有研究cable本身, 也不想研究它. 我的想法是多买向个品牌的线, 逐一试一试就知道了. 特别是同一根cable, 在别的项目上都可以过. 就假定那个cable没有问题. 连接器本身也是这个逻辑, 同一款连接器在别的项目可以过EMC, 就不再怀疑连接器本身有问题.  同样的连接器与cable, 在我的项目上过不了EMC, 应该是我的项目有问题, 只是我找不到问题在哪?

我可以给你看一个图片，你说这个是否都是HDMI连接器呢？如果是，他们的管脚定义不标准吗？

& l( u7 Q# @. \   

! |7 }3 j) v* e8 ~, i* u$ D. j


4 g' l4 O) u& F2 c. i) x

fuxiaohua

从你目前的帖子来看，这两个帖子值得你也看看
6 ]8 h' _& Y3 I& }! K4 D# F$ G

https://www.eda365.com/forum.php ... p;page=1#pid1926836

https://www.eda365.com/thread-258871-1-1.html

. \. E. v+ [: ?* B" r  [2 N% X7 P

t123456

谢谢分享

littleant

1. 表层走线参考完整的GND，这一个要确认清楚
2. 你用的共模扼流圈是什么型号，一般到了这么高频都是比较特殊的高频共模扼流圈，你用的是多少欧
# d2 D: v2 Z* ]8 D- x7 s( s3. 信号到连接器这个位置一定会发射，你的连接器要给详细点，这个连接器跟外壳的搭接是什么情况，跟主板的地链接是什么情况，主板接口位置有没有割地？不要认为标准件就是正确，设计标准件的时候很多没有考虑EMC，比如PCIE插卡标准内里面网口就不外凸，比如高速连接器就没有考虑过屏蔽效果，HDMI和USB口的外壳设计都很难与结构件搭接，高速连接器就那几家，做这类产品的时候大型产品公司对其提出疑问，他们才修改。
4. 你用的线缆本身的屏蔽性能如何，内部编织材料是什么情形，对于2.7G里面应该是铝箔，线缆屏蔽层与线缆的连接器位置搭接是什么情形，你拆开看看
' O' Z3 u1 I0 r+ B% b" L* j0 lPS: 搭接阻抗是一个说法,两个不同电气属性的金属体之间存在微弱的高频噪声源，会使得这两者成为其共模发射的天线。搭接好，就是这个噪声源头被短路，天线发射大幅度降低。

三金鑫

我是深圳市比创达电子科技有限公司的蔡双骏，我公司是专业生产和销售EMC器件，同时也提供EMC测试整改服务。
9 B0 H3 B" t1 P' M. `/ f1、公司建有各种EMC实验室，可以测试：RE辐射，CE传导，ESD静电，EFT脉冲群，SURGE雷击浪涌等。
2、公司有EMC整改工程师，可以协助客户测试整改EMC问题；
3、实验室免费提供测试，整改工程师免费协助整改，最终提供解决方案。

蔡双骏，15915462961（微信同步）。
" e  x" s* p& U: {; C: o

Quantum_

littleant 发表于 2020-10-27 08:29
  O  N" P* J5 z. K: v# F! X& T1. 表层走线参考完整的GND，这一个要确认清楚
2. 你用的共模扼流圈是什么型号，一般到了这么高频都是比较 ...

" Y0 e! p8 [$ @  N7 c0 VThank you, Littleant

1. 表层走线参考完整的GND，这一个要确认清楚
0 W8 W3 I+ h; m. i4 g    是的, 我对PCB的认识, 算比较老练了. 我这是8层板, 2,7 是完整的平面层. 高度是3.1mil
. _: M- Q, c- c5 E  {
2. 你用的共模扼流圈是什么型号，一般到了这么高频都是比较特殊的高频共模扼流圈，你用的是多少欧
$ d8 k6 m# S# q; `$ ?+ A    common choke 是90ohm的, 与供应商讨论过这个零件, 已经是针对高频信号做过优化的系列

! q9 n. Z# N2 H0 k3. 信号到连接器这个位置一定会发射，你的连接器要给详细点，这个连接器跟外壳的搭接是什么情况，
+ D8 j. u6 u1 s% _    我司其它产品也用了这个连接器, 那些产品可以通过EMC测试. 所以我的推论是, 此次EMC与连接器无关
+ q, r2 F& x* [! C- v7 Z5 p
    跟主板的地链接是什么情况，主板接口位置有没有割地？
    没有割地, 普通的*型连接. 同上, 其它项目也同样处理的, 并没有EMC问题.  

0 c* J4 P) \. I    不要认为标准件就是正确，设计标准件的时候很多没有考虑EMC，比如PCIE插卡标准内里面网口就不外凸，
    此项经验与我的经验不同, 我的经验是供应商会考虑EMC. 不然产品无法销售.
4 j, l6 Y, o' E9 D6 H
    比如高速连接器就没有考虑过屏蔽效果，HDMI和USB口的外壳设计都很难与结构件搭接，高速连接器就那几家，做这类产品的时候大型产品公司对其提出疑问，他们才修改.
    同上, 这个连接器, 经其它项目验证过的. 连接器本身应该没有问题.
) ?. Q7 _' c; g: s6 r
4. 你用的线缆本身的屏蔽性能如何，内部编织材料是什么情形，对于2.7G里面应该是铝箔，线缆屏蔽层与线缆的连接器位置搭接是什么情形，你拆开看看
+ V6 C8 J* Z/ q. t, R& Z- T' }    cable的屏蔽性能没有单独研究过, 只能用普通形容, 3个品牌均尝试, 并没有显著 '异同'. 重点, 同样的线缆在其它项目可以过EMC.
5 y+ \, ~6 U: J6 l& ]
PS: 搭接阻抗是一个说法,两个不同电气属性的金属体之间存在微弱的高频噪声源，会使得这两者成为其共模发射的天线。搭接好，就是这个噪声源头被短路，天线发射大幅度降低。
谢谢定义,  虽然不太明白; 如果这个问题指向线缆本身, 我可以再换一跟好一点的线缆试一试, 但不会去研究线缆本身. 我想, 但凡能买到欧, 美的线缆, 应该都没有问题才是.
# Y) \- [7 P9 M3 {' r0 X
+ {6 ^/ r# h3 \. r0 c

7 @: N: c4 Q" o- @再一次, 谢谢littleant.
不曾想, 这个版块会如此细致, 热情的回答我的问题. 原以为, 有高手/老手会给一两个 '思路'.
  M( z# P1 g3 t

/ D+ r3 G4 }! @& c) `

fuxiaohua

因没有PCB板的相关信息，但从共模电感使用有效来看，说明共模噪声很强。那么，我们可以反过来思考，为何共模噪声强产生的缘由是什么呢？我想这款芯片不会是公司首次使用，连接器也不是，电缆也不同，那么到底产生在于在哪里呢？只能在结构设计公差上、PCB设计上，故一定还是存在差异。只需要微小的差异，噪声幅度就完全不同。

littleant

建议你对比一下你的这数据和以往的数据，从数据看其底噪很高，如果你的产品设计没有问题，那么实验室测试系统是否有改变？

Quantum_

  _7 g% S( A; `谢谢你, Fuxiaohua
( b$ f' Y4 L/ P' A+ Y
9 w+ b; Q: T( J8 u# Y因没有PCB板的相关信息，但从共模电感使用有效来看，说明共模噪声很强。
5 x8 ?7 F, i" j7 ~* x: K' B/ ?! l  共模噪声, 这个词无处不在, 又似乎什么问题也解决不了, 是一个诡异的存在.
  s2 e$ a* S' ]0 r$ X  找了一些文章阅读(站外链接, 不方便贴在这). 可惜看不明白. 只知道, 用common choke可以抑制共模噪声.

那么，我们可以反过来思考，为何共模噪声强产生的缘由是什么呢？
" C) q: e2 ]/ \  很遗憾, 没有整明白!  
+ Z: g/ o2 X8 Q) J
我想这款芯片不会是公司首次使用，连接器也不是，电缆也不同，那么到底产生在于在哪里呢？
只能在结构设计公差上、PCB设计上，故一定还是存在差异。只需要微小的差异，噪声幅度就完全不同。
% d- \3 u8 X. H  这个观点与我的实际经验有出入. 我的经验恰恰相反, PCB的设计与EMC问题没有什么关系. 听着觉得怪怪的, 实际确实如此.
6 Q- X% _6 `1 U  近些年, 每一次EMC预扫不会过, 第一反应就是PCB有 问题,
' z- Q" S5 n1 H/ d1 x  然后  对着PCB一通研究, 感觉这不对, 那也不对...其中有些能重工验证, 有些还改版,
  最终发现, 问题不在PCB上. 所有案子, 最后都是通过机壳, 泡棉, 电容,  展频... 的方式解决EMC问题,  
  极少娄(1 or 2 款)PCB layout新手设计的PCB才会出问题(从别的团队转给我的项目).
  所以, 我本能的不相信微小的PCB差异, 会有本质的不同.
  |9 p* y- n* i+ c4 ~7 j  当然, 我不是不相信你, 只是我相信我司的PCB layout 工程师. 问题应该在别处!
/ y$ m' e% s9 w. `  有同事, 建议用50ohm/35ohm 的common choke 试一试眼图( 理论上应该更差才是)--EMC侄是都能过.   

& L$ ?, K4 G  Y6 K; k  我老板准备试试他的建议, 看看效果吧,  
  先谢谢你 !

  
& v- ^1 Z# B1 t  n) k( O4 m
% o2 C, F+ b' j
2 S4 \" w/ d/ \# b7 q
6 R% T: `% E, ~9 s4 x
9 d# e4 M) _8 F2 h6 s# d补充内容 (2020-12-9 21:56):
谢谢, 两位版主的指导, 帮助!
# `' B- E% B, v0 i9 O此问题,  告一断落了.
解决方式:
DP共4对线
其中2对, 加上common choke, 以抑制EMC;
另2对, 不加common choke, 以保持信号完整性.
  }- u5 z! J$ N" \$ F看起来怪怪的, 但是确实通过EMC 与 眼图测试.
2 k/ x% u* j1 S1 T- V/ R
补充内容 (2020-12-9 22:00):
2 L: x& D- W! Y. S8 {; [0 C6 N+ f实践, 再次验证了我的观点:
解EMC, 通常与PCB没有关系 (特别是高级Layout工程师的作品)
通常, 通常, 不绝对!!!

Quantum_

Thank you, Littleant

# i; u& j* I2 O' |# I) }$ S建议你对比一下你的这数据和以往的数据，从数据看其底噪很高，
, m$ c: v/ z7 ~% B2 }  底噪,  在这里应该怎么理解呢, 是指我的噪声均值吗?

如果你的产品设计没有问题，那么实验室测试系统是否有改变？
; M* }) N, {. O4 j# \, U4 f  测试系统 ? 可否例举几个?
  3 个实验室的结果, 基本一致.
# M8 J  n3 ]' w" {3 w& @  PSU (DC IN) 会否影响 '底噪'? 回头确认一下PSU是否一致. 按道理, 应该没有影响(即使不一样).

  谢谢先!
% P; ]* g) s3 c# @
5 a* G! e* n9 N) B) W

littleant

Quantum_ 发表于 2020-10-28 22:02
Thank you, Littleant
3 g* D0 t4 P* g& Z
" e! W" T  Y" n& n0 X6 [: z, l+ W建议你对比一下你的这数据和以往的数据，从数据看其底噪很高，

如果3个实验室测试一样，那么就是产品的问题了，实验室系统测试有时候因为线缆连接或内部参数调整及其他，会测试偏高。这个产品的数据看，底噪很高，电源滤波可能存在问题，或地平面的噪声通过线缆携带出之后引起整个数据都偏高，如果是线缆问题，那么就涉及线缆连接器与板卡连接器外壳以及结构件外壳之间的电气搭接。