找回密码
 注册
10月份电巢直播计划
查看: 91|回复: 1

高速PCB设计的几个问答

[复制链接]

该用户从未签到

发表于 2020-10-17 14:35 | 显示全部楼层 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
  高速PCB设计的几个问答
- o" R& G4 Q/ R( I0 K3 O  z$ s' q" g3 p; X' ~
  高速PCB设计已经成为每一个PCB工程师都应该要关注和掌握的必备技能。除了基础理论知识以外,还有实际设计经验也非常重要。这里就分享一下前辈们关于高速PCB设计经验和问答。
2 ~; v. G1 _" _' }+ O& ]6 d; r" g
) t5 f2 N5 w' r  1、在进行高速多层PCB设计时,最应该注意的问题是什么?
% L, h( l& _" N; L2 q& V- X$ ?+ i  最应该注意的是你的层的设计,就是信号线、电源线、地、控制线这些你是如何划分在每个层的。一般的原则是模拟信号和模拟信号地至少要保证单独的一层。电源也建议用单独一层。
6 |' Z: q: b1 ~* q
0 P  ?! R$ Q0 ^  2、高速PCB,布线过程中过孔的避让如何处理,有什么好的建议?
+ x: f! J/ k! ^' ]0 |  高速PCB,最好少打过孔,通过增加信号层来解决需要增加过孔的需求。  i5 C. Z: k' G' ?. o+ v

$ H; H: q( r6 a) f! T  3、在高速PCB设计中,如何解决信号的完整性问题?
- U) Z- t. g, O- r: n5 F$ L, Y  信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance),走线的特性阻抗,负载端的特性,走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。
- z: c( _/ g0 `# N1 l' z3 i' g+ x. |1 _5 M& N
  4、在高速PCB设计中,信号层的空白区域可以敷铜,而多个信号层的敷铜在接地和接电源上应如何分配?
# A  [: h. }, L# ~, u- J- f  一般在空白区域的敷铜绝大部分情况是接地。只是在高速信号线旁敷铜时要注意敷铜与信号线的距离,因为所敷的铜会降低一点走线的特性阻抗。也要注意不要影响到它层的特性阻抗,例如在dual strip line 的结构时。; t' t( N/ \) s1 `

2 F: _, j& [. [  j  5、在高速PCB设计原理图设计时,如何考虑阻抗匹配问题?$ t5 w1 m! n0 o
  在设计高速PCB电路时,阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系, 例如是走在表面层(microstrip)或内层(stripline/double stripline),与参考层(电源层或地层)的距离,走线宽度,PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况,这时候在原理图上只能预留一些terminators(端接),如串联电阻等,来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。
3 \: e# s/ S0 a1 O' L
: G/ U! R% l# V# I) ^" }  6、在布局、布线中如何处理才能保证 50M 以上信号的稳定性?
; x% C, A6 H0 s: `% U  高速数字信号布线,关键是减小传输线对信号质量的影响。因此,100M 以上的高速信号布局时要求信号走线尽量短。数字电路中,高速信号是用信号上升延时间来界定的。而且,不 同种类的信号(如 TTL,GTL,LVTTL),确保信号质量的方法不一样。0 P3 R! a; H' Q8 o
+ G) b' A- u4 K
  7、如何解决高速信号的手工布线和自动布线之间的矛盾?
3 Z7 C. F$ f) {  现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。各家 EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。例如,是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式,能否控制差分对的走线间距等。这会影响到自动布线出来的走线方式是否能符合设计者的想法。另外,手动调整布线的难易也与绕线引擎的能力有绝对的关系。例如, 走线的推挤能力,过孔的推挤能力,甚至走线对敷铜的推挤能力等等。所以,选择一个绕线引擎能力强的布线器,才是解决之道。
( z$ x) l" s& N" |8 v0 w6 ^( z. u9 u0 T
  8、添加测试点会不会影响高速信号的质量?. N3 G- ?" x* B% U# m; Z
  会不会影响信号质量要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上,后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响,影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。
$ R. I/ q! B8 S9 \
, r+ o- s3 U: V- {" ]  希望以上分享能对各位在设计高速PCB的过程中有所帮助。: L# v9 ?% c$ y8 K  t' B2 J
6 |+ I" \9 Y6 G; o+ c

该用户从未签到

发表于 2020-10-19 09:27 | 显示全部楼层
控制阻抗,差分走线,参考层,
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号 )

GMT+8, 2020-10-25 21:57 , Processed in 0.062500 second(s), 20 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19925233282

快速回复 返回顶部 返回列表