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高速数字设计人员面临的一个挑战就是处理其电路板上的过冲、下冲、错配阻抗振铃、抖动分布和串扰问题。这些问题都可归入信号完整性范畴。许多高速设计人员都使用输入/输出缓冲信息规范 (IBIS) 建模语言来预见并解决信号完整性问题。该建模语言自 20 世纪 90 年代以来便得到广泛的运用，并已发展成为一种正式的标准：EIA-ANSI 656-B。IBIS 论坛2008 年 8 月发布的第 5 版标准仍然盛行。IBIS 使用电流-电压 (I-V) 和电压-时间 (V-t) 数据表来描述某个器件的 I/O 引脚特性。厂商们通过仿真或测量其器件 I/O 单元生成这些表。 对于那些现在高达 20 Gbits/秒时钟频率的高速设计来说，我能够理解对于这类系统仿真工具的需求。IBIS 使得 SPICE 仿真选项显得不那么重要，因为仿真时间大大缩短，并且拥有同样的准确度。我所说的 IBIS 仿真时间更短，是相对于一个大型 PCB 系统需要数天或数周时间来完成一次晶体管级 SPICE 仿真而言的，其执行一次 IBIS 仿真只需数分钟或几小时的时间。通过一次 IBIS 仿真，您可以生成许多传输线响应和眼图。 $ h/ z+ p7 f+ N0 z: }$ L4 |! ?
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发表于 2020-10-16 18:02
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