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谁能看一下这个端接该怎么匹配?

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1#
发表于 2010-10-14 20:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 cuizehan 于 2010-10-14 20:08 编辑
. s* N; B( U3 F- J8 v' }0 a7 p& X' ^: g( S

. C3 b( n2 u! B" |7 f这是仿真的电路图,上半部分是内存条数据线的拓扑结构。其中U19和U24带有120欧的On-Die Termination。, C" U3 U0 h, h* q
按这个图仿真,频率为400MHz,结果如下  n% v/ i0 e$ K1 E3 U
, }4 R# K& B  t
可见信号质量还是蛮好的。
1 {7 H" e! G0 w& F6 \如果把TL16和TL14连起来,相当于分了一支到FPGA,仿真结果如下,3 l- k; P* ~$ {) t; V# Z2 J0 ^

* D- ?( |6 K6 ]/ hFPGA端的信号(绿色)有两个特别明显的欠冲,谁知道这个是哪地方端接没做好,该怎么匹配?
. `) b# [) ?) M- d/ h& \- |

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2#
发表于 2010-10-15 12:02 | 只看该作者
R12的电阻值调小一些,试试看60欧姆,最好扫描一下

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3#
 楼主| 发表于 2010-10-15 15:59 | 只看该作者
回复 numbdemon 的帖子7 t: v6 N9 \' \2 V

/ r, H9 _  N  U* b( S8 F电阻从10ohm到1k,1M都试了下,小电阻FPGA端的信号幅度会比较下,大电阻FPGA端的信号幅度会比较大,但都是有那两个欠冲。
  d. }% V6 r1 k( W* P/ P+ t& X, n; S3 _$ z+ y8 R( A# m
我把FPGA去掉,只用电阻端接,60ohm信号质量很好,接上FPGA就不行了,感觉FPGA输入引脚有容性或者感性负载,导致不匹配,
4 t" E9 ?3 |! Y' j+ z- m从这个图上能看出是感性还是容性的吗?是的话,该怎么匹配?
  P# z/ p$ f& n# {2 d( D# Z9 f& S7 Y
$ W: M0 Y8 y( P2 ^另外,你说扫描一下,有什么软件可以到吗?我用的是hyperlynx。, l% _: P6 t7 q; e

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4#
发表于 2010-10-15 17:42 | 只看该作者
本帖最后由 numbdemon 于 2010-10-15 17:49 编辑
7 E8 L: }5 \4 ?9 @2 x% H( K
5 L5 Q6 K9 f- `2 _U26输入引脚的端接只能尽可能消除反射,但是引脚本身的寄生电容才是信号完整性的最大杀手。. e7 I) z, ^; S& G
你应该再确认一下时钟频率是否正确。如频率降下来可能会稍微好一些。8 Z( Q' m6 G# S# d: N2 [" }& S
还有就是要确认一下FPGA的这个输入引脚的寄生参数,是否能够对应于这么快的上升速率。如果不幸的话就得加个buffer了。1 _/ V" }. g! F  B/ E7 `" d

+ j: I4 A8 @$ y扫描的话么,你既然已经手动测试了10Ohm到1Mohm,那就算了。! n, r+ K: t7 J( t% s: B

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5#
发表于 2010-10-15 17:53 | 只看该作者
还有,再确认一下拓扑呢,我粗看一下,这个拓扑有点问题么# M& S. V" g6 N: V; p  F

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6#
 楼主| 发表于 2010-10-16 11:29 | 只看该作者
回复 numbdemon 的帖子8 @, H7 J  {) ]5 i# k

. q5 @9 x8 B+ j4 O0 d: f高见!
% j6 b, v9 L2 K, U
, A0 z; h( s  _: X5 G. k$ E这个问题背景是这样的:我自己做了一块板子,上面有一个FPGA和一个内存插槽,可以插内存,这个板子本身又是插在主板的内存插槽上,将主板的内存信号转接过来,一路传给板上内存,一路传给FPGA。控制线的频率比较低,200MHz,可以加一个register缓冲、隔离,但是数据线频率比较高,400MHz,没有合适的register,不得已才考虑这种T型拓扑。
  i. m! b2 n( G, ]7 Z/ E0 ~- t0 h9 @$ i6 n: M
T型拓扑要求TL14的阻抗是TL5和TL16的一半,这个我后来调了一下,效果没多大改善。
- t* e& T! O4 t" \! t* y1 ?/ u! l: y& z) _- ?2 x
我直接把U26和U24点对点连起来,发现信号还是那样。
8 A5 z5 ?0 {4 U; X6 \- p7 b  D% w+ T# }0 e
看来应该就是FPGA引脚的寄生电容在捣鬼,不过这款FPGA是可以直接接DDR3内存的啊,而且最高可以跑到533MHz,开发板上都是直连的,不知道为什么仿真出来确是这样。
' O) Q6 @  L. ]5 c我已经下了最新的IBIS模型,也还是不行,而且我实际板子上从FPGA读取出来的信号很乱,应该有很多判决错误,实在不行借个示波器来看看,信号质量到底怎么样。/ [; O; [8 c' E% P! Q

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7#
发表于 2010-10-18 09:47 | 只看该作者
如果可以的话传两个IBIS上来,有时间帮你分析一下

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8#
 楼主| 发表于 2010-10-18 13:58 | 只看该作者
回复 numbdemon 的帖子& k; F) h$ e2 U  O9 M

+ S+ U0 w' V6 h6 a  d; z: f  b当然可以,多谢!
/ o4 P- t! h6 k3 P. R( P# s6 d
. W/ S7 i, E  M. v% Z+ c这个图是dq3.ffs的截图,是ddr3内存条上数据线DQ3的拓扑结构,其中U1和U19是内存芯片,J1代表金手指。U1和U19的ibis模型为v48c.ibs,按下图选择5 I! Z; S7 j& L6 Z5 M0 S

( f+ u: H  J' s* _  z, A$ z6 M7 {通过model selector可以选择DQ3的输出阻抗和On Die Termination,比如这个图上就显示输出阻抗为34ohm,ODT为120ohm,最高DDR频率为1066。
7 D8 r6 u$ z: i2 Z3 t我做仿真时,ddr信号的提供者也是用内存芯片,用同样的模型选择。) D# u- A% ]% T3 w# h
FPGA的ibis模型为virtex6.ibs,应该选其中的SSTL15**,可以选DCI的,也可以选没有DCI的。0 P' p& M  \2 ]* F8 t, B4 Y; N

ddr3数据线信号完整性分析.rar

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9#
发表于 2010-10-18 16:55 | 只看该作者
FPGA输入引脚的寄生电容过大,对于这个上升速率的DDR信号来说,很难改善的。要么就要降低器件的速率,比如降低电压什么的。# |3 O( @" E. X+ i, }5 P/ f/ s5 I
但是通过仿真来看还可以容忍(用SQ仿真,参数尽量理想化),至少200MHz的时钟能凑合。
6 u& ^* S9 F+ _' \2 t7 b7 f

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10#
 楼主| 发表于 2010-10-18 17:30 | 只看该作者
回复 numbdemon 的帖子
3 A5 h- M1 l; U7 J) D& d7 w& X- H) s( l) W* }! b5 W
多谢啊!2 o% [; ^3 {! M+ r+ E9 e, c3 _9 M3 N
我就很纳闷了,xilinx出了这个fpga,据说是可以支持最高533MHz的频率,而且还有实际的开发板,为啥仿真出来结果咋就不行呢?8 N2 v' }5 [& j2 u8 H; S

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11#
发表于 2010-10-18 17:47 | 只看该作者
单负载应该没问题。0 ]- O+ N2 {- g) y; J+ a6 j
目前的拓扑对于FPGA端的信号还是很有制约的,要不你试试看菊花链结构,或许会好一些咯
# U, E7 s4 n" T' o) M

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12#
 楼主| 发表于 2010-10-19 14:43 | 只看该作者
回复 numbdemon 的帖子
- O) n) _( R8 }* I
  ]! }# o6 I3 J* w单负载是不是就是指,输入信号只给DRAM和FPGA其中的一个?1 M1 w1 j% R. h3 c, E: g) F0 m
如果只提供给DRAM的话,信号很好。
" o( ^9 Z, j: V如果只提供给FPGA的话,结果还是不好,有两个欠冲。& ]! {4 c" z( y& o

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13#
发表于 2010-10-19 16:48 | 只看该作者
不会吧,点对点直接连在FPGA上的话,信号还可以的啊

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14#
 楼主| 发表于 2010-10-20 18:36 | 只看该作者
本帖最后由 cuizehan 于 2010-10-20 18:40 编辑 9 u" O4 V/ X6 e

7 e$ m, Y0 j3 a" U2 A* j回复 numbdemon 的帖子
& N3 X# r" ?+ I" c3 u- Z7 Y: W% J0 @, \打开FPGA的DCI  C* E% Q4 Z* P! k

, s4 {, p2 L* L % l% F0 a" P, N% T9 r$ i
3 @8 T) U# w  w+ s

% L  }# J; c7 \' G串接15ohm电阻7 A! V& j) g1 o5 O

$ u9 m5 _5 a" R, _* Y
) l: B' P" ]+ w# m6 ~8 t& B: A( H1 d  W5 z' G0 q1 y. C
不开DCI,60ohm端接,串接15ohm4 o' M3 ]# y9 [2 j& J

8 B- s- d! H2 ^7 |
3 c8 l1 {( p- ~" s3 M8 G
0 r* j8 _* J; ~* V2 w上面是我仿真的结果,最后一个算还行吗?可是还是有两个欠冲,而且上升下降时间都比较慢。
- A5 k2 V( P! _  G( R  j
. S: Y0 t; f. }不知道你说的点对点连起来信号还可以是指哪一种?7 m2 `8 o( P& u5 B

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15#
发表于 2010-10-21 08:52 | 只看该作者
主要是仿真的细节大家注意一下,根据楼主图的话,R12和U26之间应该加一段传输线参数,这样电阻是在整个链路的末尾,而U26是倒数第二个节点。
7 k( [8 u# m) Z2 D7 x( U可以参考一下菊花链的基本概念。

点评

发表于 2019-12-3 12:16
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