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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › PADS PCB论坛 › PADS画好的原理图怎样检查有没有出错
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PADS画好的原理图怎样检查有没有出错

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abrduicc

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1#
发表于 2020-8-13 18:49 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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pads画好的原理图怎样检查有没有出错？( V* u0 O3 G+ {' L" A  t

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happy_week

该用户从未签到
2#
发表于 2020-8-13 19:49 | 只看该作者
tool/layout 网表，会输出报告。

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你可爱的老爷
  • TA的每日心情
    难过
    2021-7-6 15:55

    • 签到天数: 48 天

    [LV.5]常住居民I
    3#
    发表于 2020-8-14 09:44 | 只看该作者
    （ECO）同步一下PCB

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    JESS57

    该用户从未签到
    4#
    发表于 2020-8-14 16:07 | 只看该作者
    Tools\Verify Derign...4 x6 F$ j9 W7 m2 G" V: v  E1 C
    1.Connectivity   檢查所有接點是否聯接到7 U$ A+ j1 M+ G2 R2 J# h+ q
    2.Clearance  檢查是否短路

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