Lattice 推出90纳米非易失FPGA系列

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莱迪思半导体公司（Lattice）公布其第三代非易失FPGA器件，LatticeXP2™系列。 LatticeXP2具有增强的性能，双倍增加的逻辑容量达40K查找表（LUT）、性能改进了25%、还加入了专用DSP块，而每个功能的价格减少达50%。对1.2伏加工工艺的功耗进行了优化，静态功耗减少了33%。设计使用了业界的非易失FPGA工艺，莱迪思与代工伙伴富士通合作开发了90纳米嵌入式闪存工艺，LatticeXP2具有"瞬时"性能，缩小了早期莱迪思非易失器件的尺寸，还增强了设计安全性、RAM备份，以及现场更新能力。  

# X6 A, c7 |/ U6 B　　LatticeXP系列有5种容量从5K到40K 的四输入查找表（LUT）器件。嵌入式存储块以18K位双端口块的形式可达885K位。对小的便笺式存储器，LUT还可以转换成小的分布式存储器块。为了支持越来越多的DSP应用，多达12个的 sysDSP™块具有硬连线的高性能流水线乘和累加功能。器件多达4个锁相环，使设计者能根据设计的需求对齐和综合时钟。
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　　当今系统设计者愈加关注功耗，莱迪思设计的LatticeXP2系列针对低功耗采用了1.2伏的内部电压。此外，电路设计进行了调整，每个逻辑功能的静态功耗约减少了33%。这就是说，的器件密度加倍至40K LUT，与的LatticeXP2密度20K LUT相比较，的LatticeXP2系列成员的静态功耗只增加了34%。  
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　　 器件的I/O引脚数从86到540，灵活的I/O缓冲器支持大多数通用的I/O标准，包括LVCMOS, SSTL, HSTL 和 LVDS。由工程预制的I/O逻辑支持这些缓冲器，这些工程预制的I/O逻辑简化了实现双数据率（DDR）和源同步标准。这样的组合支持400Mbps的DDR存储器接口，高性能ADC/DAC达750Mbps，7:1 LVDS显示接口大于600Mbps。 LatticeXP2有多个节省空间的球栅阵列封装（csBGA），薄的标准微间距球栅阵列封装（ftBGA和fpBGA），以及通用的TQFP和PQFP可供选择。
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2 C  G( I( k3 J) E　　闪存存储器块嵌入在LatticeXP2 FPGA内，用来存储器件的配置，提供莱迪思称之为flexiFlash?结构的真正的单芯片解决方案。上电时或者根据用户命令，存储在闪存里的数据传送到SRAM单元，以控制器件的配置。传送是以整体的并行方式进行的，大约用1毫秒的时间就可以使能器件的逻辑，先于系统中的其它器件，远比用外部引导PROM的基于SRAM的FPGA快，不管它们是分散在板上，还是堆于相同的封装中。对于许多系统功能来说瞬时功能是很关键的，诸如上电时序、地址译码和复位逻辑。

　　通过保持片上的配置位流，LatticeXP2比多个器件或者多片模块解决方案更加安全。配置读回保护模式增强了安全性。64位的擦除/编程锁防止意外或者未授权的编程。为了终防止未授权的编程，提供了 性编程（OTP）模式。可选的128位AES加密可用来保护进入器件的编程数据。
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　　器件支持多达885K位的FlashBAK存储器。这个功能使得源于闪存存储器的嵌入式RAM块在上电时初始化。器件工作时，设计者还可以选择从RAM块写更新的数据至闪存存储器。这提供了一个方法以存储诸如上电自测试（POST）、微处理机代码和校准数据。另外的0.6到3.3K位的闪存存储器以串行TAG存储器的形式提供，系统设计者可用来存储器件修改的数据、电路板标识和其它数据。  
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　　与公布LatticeXP2系列的同时，莱迪思还公布了新一代ispLEVER®设计工具，ispLEVER 7.0版本（请参阅今天发布的独立的ispLEVER新闻稿）。 除了为LatticeXP2提供设计支持，7.0版本提供了增强性能，包括针对所有莱迪思FPGA器件的显著的速度和使用改进，大大增强了功耗计算模块， 整个新的Reveal®设计分析工具与业界的逻辑分析触发功能和许多其它方面的增强。 ispLEVER 7.0版本将根据维护合同在6月底前发货给所有莱迪思注册软件用户。
　　LatticeXP2系列器件17K LUT的LatticeXP2-17，208 PQFP、256ftBGA 和484 fpBGA封装样片现可获取。莱迪思计划在2007年把整个器件系列交付市场。在2008年交付的LatticeXP2-17价格为：对于100,000片的量，单价低至12.00美元。
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设计使用了业界的非易失FPGA工艺，莱迪思与代工伙伴富士通合作开发了90纳米嵌入式闪存工艺，LatticeXP2具有"瞬时"性能，缩小了早期莱迪思非易失器件的尺寸，还增强了设计安全性、RAM备份，以及现场更新能力。