信号完整性分析的应用

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信号完整性分析的应用
     3.2.1 信号延迟分析
1 m) Z& z; M) c! p6 x1 Y     一些高速数字电路，如存储器接口等，要求各个存储芯片的时钟相位偏差不能过大，否则可能脍引起读写错误，这就要求从时钟发生器到各个芯片接收端因PCB布线引起时钟延迟要大致相等。利用信号完整性分析工具，就可以方便地模拟时钟到达各个芯片的时间延迟，从而调整相应的布局布线以达到预定的要求。
     3.2.2 信号畸变分析
     利用信号波形可以直观地观察信号在传输过程中所发生的畸变，包括过冲、下冲、振铃等各种现象。IBIS模型提供了电路的动态参数，因此可以模拟脉冲传输的全过程。对比传输前后信号波形的变化，就可以知道电路设计能否满足要求，如不满足则可以做出相应的修改。
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     3.2.3 信号串扰分析
     串扰是指两个不同的电性能网络之间相互作用。产生串扰的被称为Aggressor,而接干扰的被
0 N1 a+ N) N9 S2 K$ z1 M     称为Victim。通常，一个网络既是Aggressor，又是Victim。严重的串扰会导致信号的延迟增加、波形畸变加剧等后果。串扰是电路设计中最难解决的问题之一，因为在电路的最后调试过程中很难判断是由于串扰引起的还是其它因素影响的。目前解决这个问题的最好方法就是在电路设计过程中进行模拟，预选避免由于串扰而可能引起的各种问题。
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1 b9 b. ^9 L' v     4 信号完整性分析应用示例
     下面通过一个阻抗匹配的例子说明如何进行信号完整性分析，分析工具采用cadence公司的Signoise（其它PCB设计软件也有相类似的工具，如pads的Linesim和Boardsim，protel的Signal
     Integrity Tools等）。
     阻抗匹配是电路设计中经常遇到的问题。当负载的阻抗与驱动源的阻抗不相等时，信号传输时会在源与目的之间来回反射多次，从而导致过冲、振铃等现象而使信号质量变差，阻抗匹配的目的就是通过端接适当的电阻使源和目的端的阻抗大致相等。
/ R2 l7 e/ m+ k4 ]* Y: m* t     示例电路很简单，如图7所示。用一个74LS245作为驱动源驱动一个74LS245负载，中间串入电阻R作为阻抗匹配电阻，激励信号采用占空比为50%的50MHz方波。
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要对信号进行完整性分析，首先要建立精确的器件模型。以前在电路仿真时普遍采用SPICE模型，它是建立在电路基本元器件（如晶体管、电阻、电容等）的工作机理和物理细节之上的，可以精确地在电路器件一级仿真系统的工作特性，验证系统的逻辑功能，因此在集成电路设计中得到了广泛的应用。