AD19导入Cadence1 7.2的PCB文件，原来表面空白的地方都倍覆铜了，也就是说覆铜面积...

ubeautqq · 发表于 2020-7-31 14:10

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AD19导入cadence1 7.2的PCB文件，原来表面空白的地方都倍覆铜了，也就是说覆铜面积扩大了，这是啥原因啊？

SsaaM7 · 发表于 2020-7-31 14:58

为什么要把Cadence的PCB用AD打开呢？

NingW · 发表于 2020-7-31 16:24

应该是哪里没设置对吧，检查一下

鲫鱼3525 · 发表于 2020-8-3 21:27

转换以后各种问题，也搞不明白

fengg9196 · 发表于 2020-8-14 10:02

看看

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