PCI时序仿真的模型问题

wkb1987 · 发表于 2010-9-26 13:22

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请教大家一个问题：在对PCI总线进行时序仿真时，因为PCI Slave端没有合适的IBIS模型，且其DATASHEET里也没有关于建立，保持时间等时序参数，故用PCI Master端的model 代替PCI Slave端的model，这样做可以吗？如果这样的话，PCI Slave端的建立和保持时间可以按PCI Master端的要求吗？
谢谢大家！

wkb1987 · 发表于 2010-9-27 17:30

自已先顶下，期待高手解答！

wakinoda · 发表于 2010-9-29 07:33

以前也提过，像PCI这种十分成熟有比较低速的信号，基本不会有什么问题，代替一下说明情况就可以了

wkb1987 · 发表于 2010-9-29 09:34

非常感谢您这么早就为我解答问题！
嗯，您以前给我回的帖子我看了好多遍，觉得应该没问题。就是第一次做，心里没底，就再问了下，呵。

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[Cadence Sigrity] PCI时序仿真的模型问题

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