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1. HDI板层叠的层叠与一般的PCB是否一样？---一样
( Y6 \; E0 a9 d" C4 |0 Y2. 有源晶振无源晶振铺铜区别？% ^; `0 E+ H! @( `3 F( B4 }4 g7 R
不建议包地，以避免ESD导致问题，这是因为之前有过这样的做法导致打静电出现问题；晶振/晶体的正下方这一层铺地；跟其他信号保持一定的距离，参考3W规则，因担心信号参考的问题，建议不要掏空。* t" |1 L# \. V3 L
3. 电感电感下面要不要掏空？------共模电感不建议掏空，涉及参考平面回流的问题，但SI可能因为阻抗的原因而要求掏空；功率电感下方也不要掏空，仿真数据显示会不利，会因分布电容造成耦合；另外注意模拟区用电感的时候本身布局就是远离数字区，因而不应涉及高速线走附近的问题。9 r! V$ d# y5 W/ ?$ A
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4.DDR VTT信号怎么布----推荐intel芯片指导书或建议咨询PI或SI版，EMC只关系这部分的信号参考平面和滤波 p9 a1 c; e9 h' q% D
5. 跨分割放多大的电容-----接口区PGND和GND的桥接，用0欧电阻或铜箔直接相连，选电容推荐0.1uf；如果是一把杂线跨分割，在这把线的左右两边可以各放1个100nf电容；0 |' v/ b% f4 a" t
如果是高速信号跨分割，根据超标频率和电容的低阻抗频率范围来选，要靠近高速信号线，注意其效果有效。9 K6 P; l+ M3 e, A1 w! u
! G. H* Y; b: z/ _& X5 o5 w6. 射频线下每层都铺地么，还是铺电源----射频范围太大，高速信号建议下方只参考地，减少不必要的麻烦
4 a! I% D2 m, |# H4 x7. 12V电源线相邻有信号线，把它包地行么----可以，建议远离，铺地可以降低干扰，对于高速信号，不建议铺设在12V这一层。
E) c5 ` \2 W; [( `% r9 \8. 假8层第三层走线电源有无影响----第二层为地，第三层走电源OK3 Z: y5 p6 G* |
9. 晶振下面铺地的经典影响可以用仿真软件仿真么----ESD仿真目前对信号被耦合以及相关波形可以仿真
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+ c- v1 i; K2 E) a10 TOP层功率电感下方的第三层是否可以走高速信号----数字区的高速信号不应该在这类模拟区5 ?! m; @4 \, p4 @: K% A9 g
, B: E" I: ?. b. ?( l8 u11. 金属外壳的SMA外壳可以直接连PGND么-----SMA的外壳搭接到外壳，这类信号涉及的接口区最好不要割地，因同轴口的屏蔽层作为参考平面应当连续。# A0 e$ e' u6 N% Q+ b! I
12. 数字地模拟地电源地互连----具体见余平放老师的关于地方面的课程5 |7 q8 s$ O) ^: H$ s$ s) N+ A: C% B
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13. 叠层，信号距离最近的底层3mil距离另一边的电源8mil，电源层在信号走线的投影位置有沟道，有无影响？----有影响，但是不大，如果要这样做，建议周边打地孔来降低辐射。8 p# X% N0 O2 ?. Z+ X+ Y) ^# Z
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发表于 2020-7-31 11:59
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发表于 2020-7-31 13:11
