Actel面向FPGA设计的新版IDE支持添加时序约束功能

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　Actel公司日前宣布推出的Libero集成设计环境(IDE) 6.2版本。新版本集成了的设计工具，拥有设计分析和时序收敛的崭新重要功能，使得现场可编程门阵列(FPGA)设计人员在质量、效率和功能方面获得的效果。与Libero 6.2一同推出的还有Actel全新SmartTime静态时序分析环境，能够协助客户分析和管理时序，进行的时序验证，并通过与时序驱动布局布线紧密结合而保证可预测的时序收敛。  
5 b" W* N' n3 K+ R　　在这个Libero版本中，Actel和mentor进一步合作，把Mentor Graphics的ModelSim AE仿真作为Libero“Gold”套装的重要组成部分，Libero Gold套装现可提供给Actel的所有客户。此外，Libero 6.2 IDE也包括Synplicity的增强综合功能和Magma Design Automation的物理综合性能。现时，Libero更可运行于Linux和Solaris平台上。  
　　Actel反熔丝产品和工具市场总监Saloni Howard-Sarin称：“Actel将自行开发的工具和第三方EDA解决方案结合在一起，所提供新的环境和方法能协助用户通过更简便和及时的途径，达致其设计目标。新版本Libero IDE包罗了用于设计分析和时序收敛的重要崭新功能。用户能将时序约束加诸于其设计中，管理和分析这些约束的影响，以及更有效地进行设计的时序收敛，并同时实现更高性能。”  

/ K" a+ I, b. x9 r8 H% E　　SmartTime静态时序分析引擎是由Actel开发功能强大的新型多可视图(multi view)产品，它能协助设计人员进行详细的时序分析，然后迅速决定实现设计收敛所需的步骤。SmartTime Constraints Editor的可视功能允许用户表列、编辑和建立的时序约束。它包含带有可视对话的图形用户界面，引导用户正确捕捉时序要求和例外情况。另一个可视产品SmartTime Analyzer允许设计人员对每一个时钟域执行和的时序分析，并提供时钟域之间的分析能力。  
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　　Mentor Graphics的ModelSim是以Windows为基础的仿真器，适用于VHDL、Verilog或混合语言仿真环境。这种集成式ModelSim验证和调试环境有助于设计人员更快地确定漏洞，现在已无限制地向Actel所有客户提供。  
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　　Synplicity的Synplify FPGA综合软件提供了一项崭新功能，可向前注释Synopsys
! z) q' G0 _6 y' m# D" H. cDesign  Constraints (SDC) 和物理约束，使Libero 6.2 IDE自动输入用户定义的约束，然后进行管理、跟踪，并转送到设计实现，让设计人员迅速地完成时序收敛。此外，该软件现在还包括关键路径再综合，能提高以Actel Axcelerator系列FPGA为基础设计的结果质量(QoR)。  
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, O7 O7 s6 h4 }# b0 O! K    Magma Design Automation的PALACE物理综合软件现也支持Actel的Axcelerator系列产品。全自动的PALACE软件具备多种先进技术，包括多时钟再定时、特殊结构映射、约束驱动和位置导引优化等。  

7 ?) Z% t# \! O+ Z    Actel的Libero 6.2 IDE备有可在Windows和Unix平台运行的Platinum版本，也有只在Windows平台运行的Gold版本(客户)。Actel的Libero 6.2 IDE集成了来自EDA伙伴先进的设计工具，包括Magma、Mentor Graphics、SynaptiCAD和Synplicity等各大EDA公司，以及由Actel定制开发的工具，集成至单一FPGA开发套装中。Libero工具套装支持混合模式设计输入，让设计人员可选择在设计中将VHDL或Verilog HDL语言模块与原理图模块混合起来。


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它包含带有可视对话的图形用户界面，引导用户正确捕捉时序要求和例外情况。