Altera FPGA IP LVDS TX 数据输出时间比时钟上升沿晚 一个core clock，请问怎样解决

wuke8

Altera FPGA IP LVDS TX 数据输出时间比时钟上升沿晚 一个core clock，请问怎样解决

inkee

这个IP没有搞过，只是提几个参考点：
" ]% L. {. E1 |0 z//----------------------------
% ~$ B, E+ `: w- N0 K( I; A! h01.LVDS是差分电平，理论上来讲，引脚端的差分信号不可以实际抓取，只能仿真。
* E6 T7 R2 c1 O( h02.仿真时，在初始化（CORE/TX/RX等的初始化）阶段，tx/rx的引脚电平是0/1切换，用来底层的同步（实际运行的时候示波器测量也是0/1切换）。
//---
03.单纯看数据，你的仿真截图tx前四个时钟周期数据是0000-1111-1111-0011，这对于差分信号的初始化来讲没有问题。其中，第一组数据的触发时钟应该是更早一些（类似于0.1/0.2的时钟周期），处在一个时钟周期的中间某个位置

wuke8

inkee 发表于 2020-7-24 11:22
" }1 E2 d" f# q! j. @1 ?5 w这个IP没有搞过，只是提几个参考点：
/ g4 L6 \. j5 @' P. ]; {3 y//----------------------------
01.LVDS是差分电平，理论上来讲， ...

& z$ I" Y+ n' ^- B* @* m) G非常感谢你，问题在与配置IP时用了Txinclolck同步而未用Txcoreclock
) ]* H0 }4 i# [9 e, G