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Verilog语言

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发表于 2020-7-17 10:47 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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需要Verilog语言,1.4.15位二进制加减法器代码
- m0 E1 \* V/ n* V% z急用谢谢. {% g; h' h& {( |

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2#
发表于 2020-7-17 10:47 | 只看该作者
module adder(a,b,sum,cin,co);
% [: q3 r1 A% |" I& i        input[3:0]        a,b;                //input a,b;//input[14:0] a,b;
  Y  n. G. g3 d+ c! E3 k5 v        input cin;5 }. w# x. d4 J; x$ d5 k0 ~  r
        output[3:0] sum;                //output sum;//output[14:0] sum;
+ k% D5 J& m. W# S/ {        output co;/ `# e/ [2 t( b3 n4 z" E/ Y
        assign {co,sum}=a+b+cin;7 o% [* A. @+ @0 V* p1 w$ J* R
endmodule
6 S" K/ a: _3 h' A$ Z) D//# H) z  W: _8 a% T# ]3 I
module subber(a,b,sub,cin,co);
, h- C5 O$ d3 F5 h        input[3:0]        a,b;                //input a,b;//input[14:0] a,b;
8 P* @/ b. N. K. c        input cin;
2 H6 o' k, u4 ?        output[3:0] sum;                //output sum;//output[14:0] sum;6 c: Q  y# X$ q
        output co;
% U' X: y5 t0 i1 o9 d        assign {co,sum}=a-b-cin;
  j. e) Z4 j( @( G" D0 @. }  zendmodule9 [  S" u8 o' V) d* l' T& F
' K5 _9 j) b0 w! x( S% I
/***replace these wrods in//...//***/
# W" a/ b6 a& A8 v. c  l

点评

真简洁学习了。  详情 回复 发表于 2020-7-17 10:47

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3#
 楼主| 发表于 2020-7-17 10:47 | 只看该作者
lingling555 发表于 2020-7-17 10:47
! s9 \1 @5 B1 W  t, Q  ?7 mmodule adder(a,b,sum,cin,co);
9 j# C) X2 l- m" a8 s8 y7 b: d- c        input[3:0]        a,b;                //input a,b;//input[14: ...

# f" u- U/ A/ T$ ~4 I真简洁学习了。+ {: H! ?! \  j
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