verilog中减法相关问题

outline9

我设置一个初值为0的计数器counter[23:0],一个输入信号B[23：0]。设置一个初始值为0的falg寄存器。
veriloG代码如下：

IF(counter==B-1)
  g( t; D2 o6 k0 D7 K0 p! B- Obegin
          counter<=0;
# ]8 p* J! p: v9 M5 H          flag<=1;
7 Y. D4 a0 X3 l  {9 J( @end
else begin
        counter<=counter+1;
        flag<=0;
       end

# |) z' U0 j$ ~' S6 v
当B=0时，我的仿真结果中发现，flag信号并没有置位。我想问一下，在FPGA中，当B=0时，B-1是24'hFFFFFF吗？如果是的话，当counter计数到24'hFFFFFF时条件已经满足了，为什么我的flag信号没有置位呢？还是说verilog在计算时，可以判断正负？
* Q; v1 h! T" m希望哪位大神可以帮忙解决问题，谢谢。

lingling555

后面设置了一个wire型的M【23:0】，
# T1 c6 L" m) l; w8 {0 S) l5 P且assign M=B-1;
然后将代码变成：

! G6 c/ W; q; T% @$ n, iif(counter==M)
/ p' O3 m% Q; h# f% ]; |  t/ cbegin
          counter<=0;
# A* f3 L+ ?& s9 R+ g9 d          flag<=1;
end
else begin
% |' a0 i- F! C- g        counter<=counter+1;
        flag<=0;
       end
7 X9 l8 Y- {& G9 d5 n0 j; ]' MB=0的情况下，得出的仿真结果中，M=24‘HFFFFFF；
而flag信号在counter计数到24‘hFFFFFF时正确置位了。

outline9

我自己找到问题了，我发现判断B-1时，由于没有给1设置位宽，它自己当成32bit做减法了，改成B-1‘b1就好了。’

dqwuf2008

outline9 发表于 2020-7-7 18:31
我自己找到问题了，我发现判断B-1时，由于没有给1设置位宽，它自己当成32bit做减法了，改成B-1‘b1就好了。 ...

当成32位宽做减法会有什么问题呢？
1 H# F' A8 F) J' j' @- J) x