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[Cadence Sigrity] 求助:IBIS模型转化问题

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1#
发表于 2010-8-13 16:16 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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刚接触SQ仿真,遇到如下问题,请高手们不吝赐教:! a8 ^. v/ C) ^6 L" V
1.将IBIS模型转化为dml格式后,在Signal Model Assignment界面下,赋给芯片相应的模型后,发现芯片有部分管脚使用赋给的模型,而部分管脚却使用系统黙认的模型,这是为什么?编辑模型时,提示错误如下:' m7 m5 t6 }* J
model Hi3520V100_PBGA768 defines pin Y04 which doesn't exist in component SN2116_V83_FINAL U9$ X( r3 g1 v) c
model Hi3520V100_PBGA768 defines pin Y03 which doesn't exist in component SN2116_V83_FINAL U9& `2 w6 g" F4 ^2 Y8 E/ d; v/ ?) o3 T
model Hi3520V100_PBGA768 defines pin Y02 which doesn't exist in component SN2116_V83_FINAL U9
( R& S2 Z0 ~% h. fmodel Hi3520V100_PBGA768 defines pin Y01 which doesn't exist in component SN2116_V83_FINAL U9, U( I/ g5 s4 e+ {
model Hi3520V100_PBGA768 defines pin W04 which doesn't exist in component SN2116_V83_FINAL U9
) B0 s" H( f+ Omodel Hi3520V100_PBGA768 defines pin W03 which doesn't exist in component SN2116_V83_FINAL U99 d% C% P. \+ h, W/ m; o3 k* r
model Hi3520V100_PBGA768 defines pin W02 which doesn't exist in component SN2116_V83_FINAL U9
5 g3 z3 k" |. d  q1 q  W4 {(注 该芯片是PGA封装,且厂家提供的PIN管脚是字母加数字的)& z6 R+ B' g$ y% z
2.提取网络时,在点击Reports查看报告和Waveforms查看波形时,弹出如下警告:, T/ v4 ?5 m& S7 H' v* _- w! f
WARNINGS:
- r' z+ c) z) Q% p/ w9 bNo 'V Measurement' is defined in the delay measurement fixture of model ATP8624_SP018W_PCIX. The buffer delay is assumed 0.
3 L$ E5 `" R0 Z: Q/ N9 h# D$ ~这是什么原因造成的?会产生什么影响?
; e3 o( l0 [( Z( W再次谢谢大家。

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2#
 楼主| 发表于 2010-8-16 08:39 | 只看该作者
是我的表达不清楚吗,怎么没人回答啊?

该用户从未签到

3#
发表于 2010-8-16 10:27 | 只看该作者
1.第一个是ibis定义的pin对应不上这个component的pin,谨慎怀疑是你们的component pin定义的没有“0”(譬如W01可能是W1);( J& v7 q4 n+ }0 T5 O
2.ATP8624_SP018W_PCIX应该是个output或者IO,ibis规范需要定义vmeas参数去计算buffer delay;如果你不需要计算时序基本可以不用理睬

评分

参与人数 1贡献 +2 收起 理由
wkb1987 + 2 太谢谢你的帮助了

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该用户从未签到

4#
 楼主| 发表于 2010-8-16 13:05 | 只看该作者
回复 3# wakinoda 9 t5 l' a0 B/ y5 g
  wakinoda,太谢谢你了,我按你说的做,一下子就把困扰我几天的问题解决了,你真厉害,哈!
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