[求助高手] fpga编译错误的问题

silenus668

大家好！

8 g, z' m' c+ Y* I        我在编译FPGA和sdram读写的一个测试程序时遇到了一下的编译错误，不知道是什么问题，希望各位高手指点一下，感谢！

8 B5 f4 F+ o/ N/ C: r, H0 `      Error (10853): Verilog HDL error at altera_mf.v(20080): argument 0 to $readmemh must be a string literal