FPGA乘除运算在内部怎么实现的？

outline9

在使用verilogHDL编程数据运算时使用了乘除运算不知道会出错不，求指导

TheWorld

Verilog支持乘除运算。
0 y! I5 q' H; m) K01.常规数据注意数据的位宽，防止数据溢出。代码处理结果一般都是四舍五入的整数。
/ N/ J! j# [* u+ G* k& D02.浮点数据（例如0x3f800000表示1）支持小数运算结果，具体精度与选取数据的小数部分位宽有关系。Vivado软件里有一个floating的IP支持该种运算，Quartus-ii不清楚。同时vivado里还可以调用DSP48进行数据运算。
6 e2 e, K/ S' c, k9 T) @/ ^03.常规数据可以表示小数，例如16bit位宽的数据，高八位表示整数，低八位表示纯小数。具体整数/纯小数的位宽自己定义。
04.为了提高运算速度（会导致占用更多资源）一般都会对数据进行位宽拆分，这个自己百度。
05.建议自己仿真一下。

outline9

TheWorld 发表于 2020-6-1 20:16
Verilog支持乘除运算。
01.常规数据注意数据的位宽，防止数据溢出。代码处理结果一般都是四舍五入的整数。 ...

好的，谢谢