DDR仿真的末端端接电阻选择多大才能使时钟边沿满足单调性要求

硬件小A · 发表于 2020-5-19 13:58

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（1）无端接时，时钟边沿存在台阶回沟
（2）末端加40ohm电阻上拉至VTT时，判决电平门限内边沿单调，但在VIH(ac)与VIL(ac)存在回沟

要如何优化，才能使时钟边沿单调，满足要求？
现在接40ohm端接，在判决门限处有回沟是否会引起误判断？

Blah · 发表于 2020-5-19 15:46

坐等专家解答

522353184@qq.co · 发表于 2020-5-19 16:39

DDR几

:):)

mggimg · 发表于 2020-5-19 21:00

做个扫描就好了吧

硬件小A · 发表于 2020-5-19 22:10

mggimg 发表于 2020-5-19 21:001 o8 A$ Y$ W0 @! Z7 r) O
做个扫描就好了吧

什么扫描？具体怎么做求解答？

wengcq · 发表于 2020-5-19 22:13

调ODT并不能改变波形单调性，这种情况一般是由于树形结构经过分叉点后的走线延时做的不好导致信号在反射回分叉点时再反射引起的，分叉线短的那端影响比较大。你可以试着把两个分叉线的等长做的更好点

deficit · 发表于 2020-5-20 15:36

硬件小A 发表于 2020-5-19 22:10+ t1 ]( K/ B9 A2 s d0 T* ~
什么扫描？具体怎么做求解答？

扫描一下上拉电阻的阻值，就是设置多个上拉的阻值看下变化趋势。
从波形看应该就是阻抗匹配做的不够好，反射引起的。

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[Cadence Sigrity] DDR仿真的末端端接电阻选择多大才能使时钟边沿满足单调性要求