请教问题（fpga）

cwfang

现在想要设计一个原理图，ad输入，da输出。
其中ad芯片输出的是lvds信号（500M），给一个高速FPGA（信号的频率会降到250M)，然后高速fpga给一个大容量的fpga，接着信号（250M)又给另一个高速fpga。然后输出lvds信号（500M）给da芯片。
6 t* C0 ^) N" D
# }" i2 n, F( Z. {; k* N/ Y; N现在想问的是高速fpga输出的是lvds信号还是普通的ttl信号好实现？

cwfang

回复 1# cwfang
3 @4 q. W/ h% K1 P3 P1 G! a, H) \
+ [7 H6 ~7 h3 A4 Y4 E9 |" c
) |4 L6 E" D1 w  e& c# d    这个问题怎么没人响应呢

weign

信号降到250M,你是打算做拼字处理吗?给一个大容量FPGA,接着又给另一个高速FPGA...看不明白,为什么不直接使用一个大容量的FPGA呢?如virtex5系列...

  N  _/ m% A/ h6 Q, I8 f使用lvds电平....

cwfang

回复 3# weign

; a8 w8 G7 f8 v7 v7 t% [+ [
# j, }# R9 j1 S0 B    高速FPGA只用来处理信号，不占用内部资源。而大容量FPGA相当于一个RAM。如果只用一个大容量的FPGA，我们已经做了一板了，只能达到200M。用的芯片是stratix2的片子

uestczgm

那么高频率自然用lvds了

weign

回复 4# cwfang
$ p  \: b/ Z) E3 h! b

5 f; X2 t5 H, s& f   感觉很浪费...altera的片子只用过cyclone3,跑过400MHz,没问题...

cwfang

回复 6# weign
8 D) o/ ~: i" ]/ q8 K" J+ M
6 Y- l+ F! H$ V
    IO的速率能达到，没问题的。只是内部处理的时候，速度达不到

weign

回复 7# cwfang

: _, ]& R- l9 |" u5 X# t+ o
   我是做硬件的,FPGA代码偶尔才写...尝试使用片内总线做高速互联,数据分模块同步处理,再在模块中使用流水线式处理,注意单位模块cash的算法...不知道这个提议是否有帮助

cwfang

回复 8# weign
+ `0 {6 ~4 u# i
8 l- @3 O' ~: U$ P9 |1 _; `- P
% ~( m$ U3 ]& S; G9 B' K1 c   恩， 谢谢哦！