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[HyperLynx] 差分时钟信号完整信仿真问题

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1#
发表于 2010-5-11 17:32 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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问题是这样的:差分时钟管脚间连了个无源器件Resister ,当选择CK时,同时把关联的CK#也选上了。" @- G9 A0 J* O9 Z/ _* k
然后用Board Wizard 进信信号的完整性分析时,仿真不出来,报告是:4 z2 J! d  o1 i
       NET = DDR2_CLK_0#, SDR_CLK_0#, SDR_CLK_0, DDR2_CLK_0- y7 g# L- R% o* a2 G
     ** Warning(Severe) ** Could not analyze SI; DC operating points not valid; check model thresholds  W. g2 H; T2 E3 {& J' N
       按照提示检查了模型的阈值是250mvfile:///C:/DOCUME~1/ADMINI~1/LOCALS~1/Temp/msohtml1/01/clip_image001.gif,该IBIS模型是Micron主页下 的MT47H32M16BT-5E。 " \0 k, J: A" C
请问:问题出现在哪里呢,实在没办法,所以上来请教高手!

该用户从未签到

2#
发表于 2011-7-29 15:30 | 只看该作者
请问你弄出来了么?我也遇到这个问题了。。。同求高手请教
  • TA的每日心情
    奋斗
    2019-12-11 15:50
  • 签到天数: 1 天

    [LV.1]初来乍到

    3#
    发表于 2011-10-18 18:23 | 只看该作者
    求解决。

    该用户从未签到

    4#
    发表于 2011-10-19 00:55 | 只看该作者
    看附件
    3 I! a6 n4 N4 g4 }+ N' A ddrsimulation.pdf (517.11 KB, 下载次数: 131)
  • TA的每日心情

    2025-10-24 15:00
  • 签到天数: 39 天

    [LV.5]常住居民I

    5#
    发表于 2011-10-19 17:18 | 只看该作者
    解决没

    该用户从未签到

    6#
    发表于 2012-8-29 22:36 | 只看该作者
    差分线中间的跨接电阻要去掉串接属性的
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