HYperlynx的DDRX向导配置中对slot的配置应该如何合理选择？

mengzhuhao

HYperlynx的DDRX向导配置中对slot的配置应该如何合理选择？
. B1 N, i  d& `4 U  N( F例如64位位宽的，每32位组合成一个slot
) |" v6 k* X1 [. c$ U( g4 E& |在odt模式选择中会提示slot的是否选择有效或者无效

* v& n+ N5 e3 m; M写周期的时候控制是配置成无效的，那存储器呢？

  n/ f- c; P6 I6 O; g看一些ODT推荐配置中 slot的配置里面，rank1与rank2有的都配置成无效，有的其中一个配置成某个模式的ODT

3 M( Z* H3 Q; g5 R- L9 _, V读操作的好像slot中的rank1与rank2也是这样
2 U: n! F' h  C0 i8 S/ Z$ }! P1 K/ s
但是slot好像是一次统一分配？

# ~) A# H2 ]. `* }从实际应用的角度应该如何处理这些仿真的不同配置，如何选择合适的方式

; r: g  i& ?4 @) e( n( L3 w不知道HYPERLYNX如何进行不同情况下的扫描，只能一个个配置一个个仿真？
* F. v' A1 V% n0 X3 ^
6 F- X; p  d1 C* h例如如果写都配置成odt有效 或者 无效 是不是影响写操作的时序？
+ S: R; N# v/ z0 c' R# E

mengzhuhao

一个rank 如果有ecc的话是不是在slot中就配置5片ddr
1 D. {5 X& Q' c, f, B8 M它们按照情况选择odt打开或者关闭？
, g8 j2 l* E' ]- l如果多组slot的话，它们在仿真的时候是并发进行的吗？
% x6 o1 _7 u) a, x9 Z; j例如一个slot有64位 另一个有slot64位
它的仿真器是不是只能分别读写操作？
3 z: {# f* ~* l, J
* m7 z) u* j4 K. }0 ^% R, h不能一个slot在进行读操作，一个slot在进行写操作这样的组合仿真？

mengzhuhao

菊花链的时钟信号发现Vix Mar g in  [ mV] 会出现不pass的问题

例如有一个显示测量的结果- 2 0 6 .1mv


: j# ?* p! F, l3 S1 v0 Y/ X* Z0 M但是Mo n o t o n ic的列表中又显示pass
  j* C% Z+ ?  c; O& t' [这个报告到底是怎么个回事呢？

这个应该如何优化处理？

619021485

好好学习

seashell521

楼主 这个咋选择呀 ？我也不知道怎么弄