Verilog七人表决器 有点小问题该怎么办呢

bikong7

七人表决器的程序如下
) n& u; b2 G6 Fmodule voter7(
' L7 _& d+ Q0 M' d/ [$ n output  reg pass,
/ X% g* i) w! S& g6 [" v  input[6:0] vote
);
. n# ?& y, k9 h2 ~( R- }3 Rinteger i;
reg[2:0] sum;
) d! t, r% o% j- X7 M initial
begin
% G9 i4 d7 n( m sum=3'b000;
end
, Y# X0 ?+ U7 {) M! ^# f  
  always @(vote)
2 y" i0 Z% H& k' n* D    begin
: U! B  r& T- d   
   for(i=0;i<=6;i=i+1)       //for语句
   begin
   if(vote[i]) sum=sum+1;
   end
0 ?, P9 P/ M' a& W; _$ G& M6 H4 @   if(sum>3)  pass=1'b1;      //若超过4人赞成，则pass=1
) U; [9 e. W8 ]& r   else        pass=1'b0;
/ ~% r% U# J$ ?4 t# N0 e- R5 b0 P     end
! m9 X# }( t4 {/ Yendmodule

$ \1 t8 x8 i6 |) [0 b- n+ `

有提示是这样的
9 z$ I$ R3 l. ~: O* G$ c2 VWarning (10235): Verilog HDL Always Construct warning at voter7.v(18): variable "sum" is read inside the Always Construct but isn't in the Always Construct's Event Control
4 Q' N2 K3 Z% v6 I7 p3 B: s
# t8 L; R; a3 S- I; c1 M# aWarning (10240): Verilog HDL Always Construct warning at voter7.v(13): inferring latch(es) for variable "sum", which holds its previous value in one or more paths through the always construct
* d% E9 s% ?% ]7 l  l, B# S4 p$ o3 F
仿真的时候pass信号为未知状态   
怎么办呢？

wycawyc

verilog不是c。HDL的意思是硬件描述语言。请写程序之前想清楚你的硬件结构。

幻色精灵

强
1 u' f1 o) w" Y( |+ q  }6 |这和C在编程上有本质的区别，楼主多多看看吧

bikong7

七人表决器，应该是七个人在不同时间里表决的
可是我有个例子是  七个人在同时表决才实现功能
我再看看吧

bikong7

有高见的再发表吧