【求助】这样的verilog语句为什么不行？

baibingwei

在quartus中写如下的代码：
: f; Q" B# f2 T4 [9 \module test(go,out);
) w& P: f' i& Rinput go;
% p7 D& S% U2 N; g% Foutput out;
wire out;
reg out1;
assign out=out1;
always @(negedge go)
begin
   out1=1'b1;   
" V2 f2 L# z# m2 ]5 p' G   #10 out1=1'b0;  
end
endmodule
然后新建波形测试文件，设置go信号为几个方波，按道理说，out应该有变化，但是仿真结果，out没有任何变化。本人初学，各位高手帮忙啊。。。。

xiudaojun

我的理解是这样的：在FPGA里是并行运行的，所以在always里的语句都是并行的，因此#10 out1=1'b0;这句应该是被忽略掉了。

wj5406

你的out是输出  怎么能用wire out呢
4 B4 a$ a' {' W" A+ t3 C应该是reg out；

Jansen

你的写法错误了吧！设计文件中不支持你的延迟信息的，你写的是不可综合的，