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【求助】这样的verilog语句为什么不行?

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1#
发表于 2010-3-21 16:53 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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在quartus中写如下的代码:
) V  E7 ~/ L+ R7 Vmodule test(go,out);* F) `$ C& l- l  k
input go;
* L! D1 T. F$ X9 }7 [& D6 u8 |output out;6 a7 k; L* W/ @9 r
wire out;
4 D+ z! i( w  d8 \! D0 Ireg out1;. e1 C3 {" c  n' z% m  ~
assign out=out1;- e7 D% Q4 h( o) ?- A5 ]" [
always @(negedge go)
) p, ]: w  U5 C9 Ibegin
9 Y' m* w3 B3 z- C( L3 @2 D   out1=1'b1;   
  Y$ ~$ W, D7 z/ n- w$ p; X/ [   #10 out1=1'b0;  - w4 _$ |9 K7 L! w4 w: V# ]/ W) C
end
. e( f3 A9 q7 F7 x$ D/ I! c5 |endmodule 6 X+ v  w  X6 k* k2 f
然后新建波形测试文件,设置go信号为几个方波,按道理说,out应该有变化,但是仿真结果,out没有任何变化。本人初学,各位高手帮忙啊。。。。

该用户从未签到

2#
发表于 2010-3-22 21:52 | 只看该作者
我的理解是这样的:在FPGA里是并行运行的,所以在always里的语句都是并行的,因此#10 out1=1'b0;这句应该是被忽略掉了。

该用户从未签到

3#
发表于 2011-5-2 00:43 | 只看该作者
你的out是输出  怎么能用wire out呢9 Z& c/ }: l3 b2 v0 A- ~: Y
应该是reg out;

该用户从未签到

4#
发表于 2011-5-5 23:44 | 只看该作者
你的写法错误了吧!设计文件中不支持你的延迟信息的,你写的是不可综合的,
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