【求助】这样的verilog语句为什么不行？

baibingwei

在quartus中写如下的代码：
) V  E7 ~/ L+ R7 Vmodule test(go,out);
input go;
* L! D1 T. F$ X9 }7 [& D6 u8 |output out;
wire out;
4 D+ z! i( w  d8 \! D0 Ireg out1;
assign out=out1;
always @(negedge go)
) p, ]: w  U5 C9 Ibegin
9 Y' m* w3 B3 z- C( L3 @2 D   out1=1'b1;   
  Y$ ~$ W, D7 z/ n- w$ p; X/ [   #10 out1=1'b0;  
end
. e( f3 A9 q7 F7 x$ D/ I! c5 |endmodule
然后新建波形测试文件，设置go信号为几个方波，按道理说，out应该有变化，但是仿真结果，out没有任何变化。本人初学，各位高手帮忙啊。。。。

xiudaojun

我的理解是这样的：在FPGA里是并行运行的，所以在always里的语句都是并行的，因此#10 out1=1'b0;这句应该是被忽略掉了。

wj5406

你的out是输出  怎么能用wire out呢
应该是reg out；

Jansen

你的写法错误了吧！设计文件中不支持你的延迟信息的，你写的是不可综合的，