【求助】这样的verilog语句为什么不行？

baibingwei

在quartus中写如下的代码：
module test(go,out);
input go;
9 W7 O! Q) C5 ]$ o  g! L# y0 j4 l# r/ ~output out;
wire out;
2 `' D# h0 v7 W5 D* v- R2 g- treg out1;
assign out=out1;
always @(negedge go)
' `2 X, r7 d. L. a; tbegin
* \2 G- t) _0 N  h8 Z   out1=1'b1;   
1 @1 |5 ]! P  G7 b0 U  e& p   #10 out1=1'b0;  
4 b; R5 W, B0 i" }# G7 u end
endmodule
7 a( v- w- S& e, D然后新建波形测试文件，设置go信号为几个方波，按道理说，out应该有变化，但是仿真结果，out没有任何变化。本人初学，各位高手帮忙啊。。。。

xiudaojun

我的理解是这样的：在FPGA里是并行运行的，所以在always里的语句都是并行的，因此#10 out1=1'b0;这句应该是被忽略掉了。

wj5406

你的out是输出  怎么能用wire out呢
应该是reg out；

Jansen

你的写法错误了吧！设计文件中不支持你的延迟信息的，你写的是不可综合的，