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DDR的EMC设计
p8 p! J' x% e) y/ F" ?在原理上
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1，给足DDR 2.5V电源足够的滤波 10UF 大电容每颗RAM需要一个。
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$ o# F! F; {) y" _7 {7 M2，0.1UF与1nF电容半对半数放置。
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3，REF上拉电源保证足够的滤波，容值的选择同上。并在源端串磁珠。; T" [$ m8 P. N" B/ n0 e7 _
/ w" T3 Y% I2 t, w" g5 P: H+ Q4，CLK 在源端串电阻，并接电容到地。若是两颗ram，CLK之间需在IC接收端并电阻(100-200),也可在此处上下拉。7 t6 D4 B0 K$ N6 Z. V
- {0 B3 g9 f/ o N: T8 ^
5，DDR的所有的线在源端匹配（串电阻），DATA, ADDRESS,CLK,DQS,DM,CLKE,WE,CS,RAS,CAS.- M- f9 m9 \7 V2 P
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6，DQS DM CLK 源端电阻必须是单颗的，不得用排阻。, I$ _: }) t* g+ ?+ k3 e ^
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7,DDR附近的走线，为了避免被串扰，中速线串电阻，低速线串磁珠滤波处理！* D) `% m, Z, H- |9 |. r8 x
0 ?+ a$ ?* G2 ]0 F U, m* ]在 PCB layout上
+ k( e: Q2 U" P4 _" c
. g# Q: \& w5 y+ f! ?1，首先看CPU他的DDR pin是否良好，大公司或者成熟的产品他的pin定义是非常合理的。我们需要他的线都能完整扇出，以保证我们的layout。 j) a. P* H8 h# t5 \( a
8 t" _5 ?. I1 e; H: l$ n2，所有的DDR线 如果能走到全部走到内层，只留器件在表层，最好，这种情况下需要考虑打孔个数，换层不要太多。这里强调data 线，CLK线， DQS DM线。3 c$ y7 l; X" S
+ E; q0 @! x" a; I3，每一组data线 ，DQS，DM线都必须走在一个区域，且参考相同的GND层，这些线最大可能走同一层，第三层建议走。出于空间或打孔过多的原因，可以适当放置表层。每颗RAM有两组这样的线。2 o/ v/ P. m) @' g9 U1 O. ^
6 ~3 t. j; j" i1 i4，DDR的区域必须是完整的GND平面来参考，cost down压力下，可适当考虑power，不建议这么做。; j7 @% `8 E- b
; i4 I' m) j4 t3 ?
5，DQS DM CLK 走线时控制4W原则。
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6，DDR高速线跨层时，在附近留GND贯穿孔。保证信号足够完好的回流。( l- \ O$ ?& q) a2 U& S$ K. a9 B
1 d7 ~% U7 r+ D0 d* x: F7，DDR周边的线应尽量远离此高速区域！+ V {- |8 y& W1 o u. a/ ]; n5 y2 h$ v
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发表于 2020-3-16 10:10
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