DDR的EMC设计

TaylorA

DDR的EMC设计
在原理上
) t/ K$ |4 L' t) }' K5 K5 T
1，给足DDR 2.5V电源足够的滤波 10UF 大电容每颗RAM需要一个。
7 ~$ z9 X( ^/ @+ d  b; t5 L
/ N) k  Q' s% p( @2，0.1UF与1nF电容半对半数放置。

3，REF上拉电源保证足够的滤波，容值的选择同上。并在源端串磁珠。
6 s- j  f2 ?' r
3 O3 q0 d7 Y2 P4 o4，CLK 在源端串电阻，并接电容到地。若是两颗ram，CLK之间需在IC接收端并电阻(100-200),也可在此处上下拉。
" m: r' ]: |3 D/ V/ D
5，DDR的所有的线在源端匹配（串电阻），DATA, ADDRESS,CLK,DQS,DM,CLKE,WE,CS,RAS,CAS.
9 [2 C9 i+ h3 ~
6，DQS DM CLK 源端电阻必须是单颗的，不得用排阻。
' K$ {9 r" W+ w6 y0 U% K& G
  G3 E  F' s3 k( n* Q7,DDR附近的走线，为了避免被串扰，中速线串电阻，低速线串磁珠滤波处理！
% L" j9 V4 U( e  [/ i4 b
  F3 [; |, y+ f在 PCB layout上
4 X  f% t! [$ q7 Q: l
+ s4 w* k/ h$ E) P8 D! o6 @8 X1，首先看CPU他的DDR pin是否良好，大公司或者成熟的产品他的pin定义是非常合理的。我们需要他的线都能完整扇出，以保证我们的layout。
  K- q9 X! \* B+ [+ [8 n5 Z  b
2，所有的DDR线 如果能走到全部走到内层，只留器件在表层，最好，这种情况下需要考虑打孔个数，换层不要太多。这里强调data 线，CLK线， DQS DM线。
4 m2 f: X. d" M7 \1 _' M
3，每一组data线 ，DQS，DM线都必须走在一个区域，且参考相同的GND层，这些线最大可能走同一层，第三层建议走。出于空间或打孔过多的原因，可以适当放置表层。每颗RAM有两组这样的线。
1 W9 w6 J7 ]* N+ _& f8 z  w
1 R/ b8 S1 D: C0 b1 p4，DDR的区域必须是完整的GND平面来参考，cost down压力下，可适当考虑power，不建议这么做。
6 U/ _; W& y" X2 d0 g2 r
- N+ \0 D; n; [. |) r5 B" A3 w! e5，DQS DM CLK 走线时控制4W原则。

) T7 U$ s1 p2 n( Z6，DDR高速线跨层时，在附近留GND贯穿孔。保证信号足够完好的回流。
5 A' m# p0 X+ s$ R6 t
) W: w4 T. m* C* H$ b7，DDR周边的线应尽量远离此高速区域！
! W: ^, Z; p* E: \. c
3 R% R6 P$ h, @. g3 i% s

angern

DDR附近的走线，中速线串电阻，低速线串磁珠滤波处理