DDR的EMC设计

TaylorA

DDR的EMC设计
在原理上
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( }( E6 ~: t) l% T3 P1，给足DDR 2.5V电源足够的滤波 10UF 大电容每颗RAM需要一个。

  A1 K8 G' y% @: W# `/ o$ @7 m2，0.1UF与1nF电容半对半数放置。
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3，REF上拉电源保证足够的滤波，容值的选择同上。并在源端串磁珠。

" b" c) p' ]0 L4，CLK 在源端串电阻，并接电容到地。若是两颗ram，CLK之间需在IC接收端并电阻(100-200),也可在此处上下拉。

5，DDR的所有的线在源端匹配（串电阻），DATA, ADDRESS,CLK,DQS,DM,CLKE,WE,CS,RAS,CAS.

& g3 t5 I1 t' k/ a" S: \6，DQS DM CLK 源端电阻必须是单颗的，不得用排阻。
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7,DDR附近的走线，为了避免被串扰，中速线串电阻，低速线串磁珠滤波处理！

2 ~2 ^8 ^( S3 M' @  J( Y在 PCB layout上
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1，首先看CPU他的DDR pin是否良好，大公司或者成熟的产品他的pin定义是非常合理的。我们需要他的线都能完整扇出，以保证我们的layout。

7 a" Y6 b9 w1 |. V  R2，所有的DDR线 如果能走到全部走到内层，只留器件在表层，最好，这种情况下需要考虑打孔个数，换层不要太多。这里强调data 线，CLK线， DQS DM线。
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3，每一组data线 ，DQS，DM线都必须走在一个区域，且参考相同的GND层，这些线最大可能走同一层，第三层建议走。出于空间或打孔过多的原因，可以适当放置表层。每颗RAM有两组这样的线。

4，DDR的区域必须是完整的GND平面来参考，cost down压力下，可适当考虑power，不建议这么做。
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5，DQS DM CLK 走线时控制4W原则。

6，DDR高速线跨层时，在附近留GND贯穿孔。保证信号足够完好的回流。

7，DDR周边的线应尽量远离此高速区域！

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DDR附近的走线，中速线串电阻，低速线串磁珠滤波处理