TA的每日心情 | 开心
2020-7-28 15:35 |
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如果不解决进出FPGA的信号的完整性问题，那么当今复杂的FPGA系统设计就是不完整的。同步* U# U+ S6 a! m
开关噪声(SSN)所导致的信号失真通常会致使信号完整性降低，从而降低系统的噪声容限。# c' v2 D; P# l O$ j" t
为避免信号完整性的问题，Intel 建议您遵循MAX@ 10器件的设计考量，I/O 布局指南和电路板设
5 A+ D2 Q) X; v0 E计指南，包括:
2 t" I( W3 W: n- Q1/O布局规则( {& Y/ V% v& J) ]* j
电压参考I/0标准9 F. T* W+ k) _' c1 ]6 L; M! E& j
高速LVDS,锁相环(PLL)和时钟( l) g, j9 `9 C8 |% ]
外部存储器接口
4 G9 ]# G6 o0 H, s# W. X! f/ H( a模拟到数字转换器5 A J8 I' ~( f2 d# n* s8 @# a- s8 _5 ^
Intel建议在PCB布局前，在您的FPGA设计中提前执行SSN分析。
" Z" o5 M; K4 n: y0 `定义* b- ], U* ?3 {4 ]. U# H
本章节所使用的术语包括:! ~" H I* Y Z. ~% H1 j. k
Aggressor:导致victim I/O管脚噪声的输出或双向信号0 X3 r2 O N% G) e4 V
PDN:电源分配网络; |2 H$ D; ^9 l/ s& k
QH:管脚上的静高电平信号; R) [9 |" r5 I# m
QHN:管脚上的静高噪声,以伏特测量! Q( ^8 [8 o4 V% i
QL:管脚上的静低电平信号0 l( @/ E' [$ R1 T9 r/ q
QLN:管脚上的静低噪声,以伏特测量
( z- z5 b: u' E' CSI:信号完整性(SSN的超集,涵盖所有噪声源)! S' p& e m( H
SSN:同步开关噪声* H* o! O) r6 x; W* C+ Z1 |- g; s' E# G8 c
Sso:同步开关输出(输出或者双向管脚)! J+ K# V' e9 G
●Victim: SSN分析期间被分析的输入、输出或双向管脚。在SSN分析期间,每个管脚都被作为
4 I% o) X, T( p+ g1 S Q$ u个victim进行分析。如果管脚为输出或双向管脚，那么相同的管脚用作其它管脚的- i, B1 i+ T3 j& I$ E3 K
aggressor信号。( z; |$ |$ p% o, [
H; `% S( ?- ^& ^
8 J; F6 L- h6 @" Z4 E3 M, ? J( G |
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发表于 2020-3-10 10:31
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