找回密码
 注册
关于网站域名变更的通知
查看: 1950|回复: 4
打印 上一主题 下一主题

Verilog语法高手请进。。。关于例化的一个问题。谢谢了!

[复制链接]
  • TA的每日心情
    开心
    2025-10-13 15:26
  • 签到天数: 37 天

    [LV.5]常住居民I

    跳转到指定楼层
    1#
    发表于 2010-3-4 09:15 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

    EDA365欢迎您登录!

    您需要 登录 才可以下载或查看,没有帐号?注册

    x
    一下是对一个模块的例化:4 f7 R. h- V  [
    m1 #(`UART_FIFO_REC_WIDTH) m1_inst(
    # o0 H+ r  |6 Y  n8 P* E.clk(  clk  ), ( Q+ D5 d6 ]6 H1 `2 D. r5 a" L2 O
       ..........
    ! Z; s6 i; `9 m1 |# [) y);, c. r( P' ?1 N2 ?% A6 k: W
    4 n3 G2 g0 ^. b0 k! g% n
    该模块中定义的第一个参数是 parameter fifo_width = `UART_FIFO_WIDTH;
    ' Y* c) Y4 h8 l* W8 i5 V
    ; O4 I/ ?1 I9 R" ]; [3 k8 T在另一个专门的文件里定义了:
    ' ]6 J7 v' W' ]/ p2 r`define UART_FIFO_WIDTH 8# b" m- ]$ y4 Z3 V8 M
    `define UART_FIFO_REC_WIDTH  11
    / }: g. M& i6 g1 Q' e
    0 }) ?5 C, f  x! r一开始我以为#(`UART_FIFO_REC_WIDTH)的意思是延时那么多,方便仿真。。。后来觉得不对,不是延时,因为又不是在做赋值。。。3 E0 n1 i1 \- D& Z4 D7 h8 ~1 h) I+ ^

    * w! D. j( m* s, {9 {! `0 `编译后看RTL图发现,该模块UART_FIFO_WIDTH的值全部替换成了UART_FIFO_REC_WIDTH的值,到这里我大概明白这里的用意了。觉得很奇怪,以前从没遇到过。。。

    该用户从未签到

    2#
    发表于 2013-1-13 21:10 | 只看该作者
    oo ,楼主这么一说好像我也遇到过啊,就是给替换了啊

    该用户从未签到

    3#
    发表于 2013-2-2 17:56 | 只看该作者
    我一开始看到师傅写的代码,也以为是延迟,一想应该不对啊,可综合的逻辑设计应该是不会出现延迟语句的。问过师傅才知道那是参数传递,也可以传递多个参数

    该用户从未签到

    4#
    发表于 2013-2-27 08:50 | 只看该作者
    这个怎么传递呢???搞笑吧,如果你题目出错了的话,说是传递我信…………

    该用户从未签到

    5#
    发表于 2013-2-27 16:20 | 只看该作者
    定义参数。。。
    您需要登录后才可以回帖 登录 | 注册

    本版积分规则

    关闭

    推荐内容上一条 /1 下一条

    EDA365公众号

    关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

    GMT+8, 2025-10-30 09:05 , Processed in 0.125000 second(s), 23 queries , Gzip On.

    深圳市墨知创新科技有限公司

    地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

    快速回复 返回顶部 返回列表