Verilog语法高手请进。。。关于例化的一个问题。谢谢了！

text108

一下是对一个模块的例化：
" e- [: Y9 p) G9 `7 R' w6 F* n7 om1 #(`UART_FIFO_REC_WIDTH) m1_inst(
.clk(  clk  ),
- |; T4 j$ n  A. o/ v( }) Q   ..........
);

) }, `6 [- D6 q* e4 \5 O: w该模块中定义的第一个参数是 parameter fifo_width = `UART_FIFO_WIDTH;
( Z7 I5 V2 T: }
% m# g( E3 D; U; C  ~在另一个专门的文件里定义了：
  v$ O/ V; Z- d) o( _`define UART_FIFO_WIDTH 8
. w5 {) V" M0 n- ~; p8 p`define UART_FIFO_REC_WIDTH  11
/ S& g- Q4 ?% e) ~2 p* y. n
( l) y1 ~4 ?9 W& S) B0 F* ~一开始我以为#(`UART_FIFO_REC_WIDTH)的意思是延时那么多，方便仿真。。。后来觉得不对，不是延时，因为又不是在做赋值。。。
7 B+ f" r7 t) T: B" o, ^) |
编译后看RTL图发现，该模块UART_FIFO_WIDTH的值全部替换成了UART_FIFO_REC_WIDTH的值，到这里我大概明白这里的用意了。觉得很奇怪，以前从没遇到过。。。

wwwww_11111

oo ,楼主这么一说好像我也遇到过啊，就是给替换了啊

shanweiling

我一开始看到师傅写的代码，也以为是延迟，一想应该不对啊，可综合的逻辑设计应该是不会出现延迟语句的。问过师傅才知道那是参数传递，也可以传递多个参数

z353664407

这个怎么传递呢？？？搞笑吧，如果你题目出错了的话，说是传递我信…………

elone

定义参数。。。