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本帖最后由 electro_boy 于 2009-12-3 11:23 编辑 * G0 t8 i' i1 x
- ]8 Q9 L6 x7 V8 `! k/ X% k7 |8 D8 q我们现在的情况:
& T' z& c4 [% M3 f' g$ l0 l9 m9 Y, z 1 为了降低功耗,我们用一个有源27M晶振同时给DSP和FPGA提供时钟,这样可以减少一个晶振。3 L: f+ ]/ X6 _( E/ R# m0 u
2 因为DSP和FPGA需要的电平为1.8V,所以把晶振的输出波形做了分压处理,如图所式。1 G5 a0 G; l6 U: H; A# [" c; x
c5 y7 K% W8 K' d: W+ _0 X
问题1:
1 g* ~( S( i- v! p 用电阻分压的方法使晶振的输出波形由3.3v转换到1.8v的办法是否合理,有没有问题?) S* C4 M! |. l+ H
问题2
2 y: o1 {7 Y' v, r6 G 用一个晶振同时给DSP和FPGA提供时钟的方法必然导致时钟线的延长,但是考虑到是有源晶振,不是两个脚的晶体,时钟线延长是否没有什么问题?时钟线的布线如图所示,时钟线从晶振到DSP的距离是27mm,到FPGA的距离是36mm
. n) h7 f1 W+ x, R/ @/ a/ H) t5 N7 n4 ?) l8 M
加亮的线是时钟的实际走线 |
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