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基于FPGA的数字秒表的VHDL设计

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    [LV.1]初来乍到

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    1#
    发表于 2020-1-3 10:34 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    基于FPGA的数字秒表的VHDL设计

    # p: r3 O0 N+ f$ C+ p
    1 Z8 n9 I/ b. w  E. i% p/ g; f. }
    - d5 M0 g; ]% i5 e, U8 V当今社会是数字化的社会,是数字集成电路广泛应用的社会。数字集成电路本身在不断进行更新换代,随着微电子技术的发展,设计与制造集成电路的任务已不完全由半导体厂
    , z/ D! v% ]8 o1 t. u/ r商来独立承担。系统设计师更愿意自己设计专业集成电路(ASIC)芯片,而且希望设计周期尽可能短,最好在实验室里就能设计出合适的ASIC芯片,并且立即投入实际应用之中,因2 k2 \5 f) D3 h0 o, w0 `' I, n  ?
    而出现了现场可编程器件(FPLD)。现场可编程门阵列(FPGA)即属其中应用最广泛的一种。' A$ W* O/ w' R7 y& v7 B

    4 ^, U6 E! d! U超高速硬件描述语言VHDL,是对数字系统进行抽象的行为与功能描述到具体的内部线路结构描述,利用EDA工具可以在电子设计的各个阶段、各个层系进行计算机模拟验证,保证设计过程的正确性,可大大降低设计成本,缩短设计周期。
      k+ x5 B: i0 ^! q4 A' A, M$ W- h) i3 x1 o5 G4 z; X  {
    本文介绍的数字秒表设计,利用基于VHDL的EDA设计工具,采用大规模可编程逻辑器件FPGA,通过设计芯片来实现系统功能。! n- P9 E' g% p6 o

    * a' k5 n9 d$ o  ]8 V% d- @) S  o6 z* Q  }# v) h* B
    完整资料见附件:5 M1 w& {- [# n8 G

    2 z+ w! S  |2 M' h$ r- G
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    ( H# A. Q; U2 u0 X' p: d. B' B

    该用户从未签到

    3#
    发表于 2020-12-16 09:14 | 只看该作者

    该用户从未签到

    4#
    发表于 2020-12-16 18:08 | 只看该作者
    谢谢分享,学习了!

    该用户从未签到

    6#
    发表于 2021-6-29 09:32 | 只看该作者
    学些了,谢谢) v& E) ]6 X: K; w
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