请教各位大大,图中的排阻作用

fenqinyao

原帖由 libsuo 于 2008-4-22 17:25 发表
  ~0 i5 l1 t0 q$ D6 _. T* F% \高速总线阻抗匹配用的，降低信号反射。
1 V7 t7 I- Q# L, O一般器件的输出端口输出阻抗比较低，所以为了匹配传输线的特性阻抗，在源端采用串联匹配的方式，通过一个串联小电阻使得总的输出阻抗与传输线阻抗匹配。
大多数情况下使用33 ...

楼上兄弟说得有理，应该是这样子的，这个值一般都是芯片开发公司给出来的值。

kljy911

IC设计的时候跑仿真挂的电阻,所以datasheet上说要配一个;我一直整不明白既然一定需要为什么不做在芯片里面呢???

infotech

原帖由 kljy911 于 2008-4-30 17:37 发表
IC设计的时候跑仿真挂的电阻,所以datasheet上说要配一个;我一直整不明白既然一定需要为什么不做在芯片里面呢???

电阻作在芯片里是很占面积的！

liuyu305

阻抗匹配用的

sleepyingcat

是匹配电阻,有厂家直接将匹配电阻放在芯片内部的,但是不多,这个值一般的情况是仿真确定的.需不需要这个电阻也可以仿真确定,还有阻排省地,相当于3个电阻的大小.

liqiangln

这时DDR接口用到的，通常用VTT设计方式，这个是没用VTT，用的串阻匹配，用串阻这里可以节约空间和成本。

Iric071

個人覺得應該是22ohm...
( y% Z1 L  N2 T8 P$ C/ \作用應該有兩個:
1.緩和上跳沿<利用繼生電容>,T=r*c,降低harmonics的能量,從而在一定程度上解決emc問題
$ U: i8 k8 v) C4 T4 q7 i1 Y9 l 2.阻抗匹配.一般是用22-51ohm.解決反射問題

xieyunyan

看看

cmos

原帖由 kljy911 于 2008-4-30 17:37 发表
& c: o" `  b& {6 v! A9 m3 tIC设计的时候跑仿真挂的电阻,所以datasheet上说要配一个;我一直整不明白既然一定需要为什么不做在芯片里面呢???

没有做在芯片内的原因是，外围的拓扑是变化的，原因是你做1托1，和1托4的，匹配电阻时不同。
芯片内是可以做的，一般做在芯片的iopad,但是相关阻值必须作成自适应的，能根据环境体调节阻值，这个在设计中很有难度，是有知识全权的技术，不是哪个公司都做得了的。

刘皓杰

呵呵,LAYOUT高手不少,懂电子的还是少些!
依个人之见,这些排阻都是阻尼电阻!

qwemm9

22欧~100欧,大部分是匹配电阻,
2 m( g9 e6 @) a7 |6 V/ I
0 u2 |$ q, K4 D. K' I$ x9 j6 N22K,是上拉电阻

kyzone

学习

mark0908

电源内阻很大？ 晕~
" C- I. [3 l) k+ a' Nsuperlish 发表于 2008-3-21 11:30

9 y9 v8 f) }' i2 n, O8 p
电源
  n/ v+ i) N: P) M) }       1 电流源
       2 电压源
& S2 L4 K& Y; B# _3 m
1 Q1 B/ V# _  t- t0 q1 \要是说电流源内阻大，也就对了
! d+ @) m) T) v5 e: v& _
* _! E: u9 H3 E' B电压源，那肯定是错了...

toffee520

22ohm有可能的，传输线阻抗匹配，防反射