一款基于CPLD的一种容错状态机的设计

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一款基于cpld的一种容错状态机的设计

, q/ L9 Y1 c* D" S状态机是一种十分重要的时序电路,常用于描述数字系统的控制单元,在数字系统有着广泛的应用,如步进电机、数据存储器的读写、总线控制器等。本文结合具体课题;采用ALTERA的CPLD器件EPM7032实现了一种容错的状态机;采用VHDL语言编程,实际使用效果良好,不仅调试方便,而且增加了系统配置的灵活性,大大缩短了系统开发周期。
1 状态机的真值表及状态转移
) c. R: Q* n5 J&nBSP;   该状态机是一种Moore型的,其真值表如表1。
- ]1 u6 U3 n" V0 m$ Y6 ?4 N! L
    该状态机编码方式采用顺序方式,共采用4位编码。这样就存在两个非法的状态(即在状态机中,未定义的状态);采用该编码方式与一位有效编码方式相比,大大减少了非法状态的存在。
    状态转移图如图1所示。


2 VHDL的描述
) d; A" I% D' u! p* |* g4 e2 c( |    采用VHDL语言描述时、主要应包括:状态变量、时钟、状态转移指定、输出指定、复位信号等几个方面。
* ^" a- p6 e8 t5 q: v8 |8 o$ f' |$ ?(1)状态机的状态变量定义如下:
TYPE StateTYPE is (idle, deci, reci1, reci2, reci3,reci4 ,out1,out2,out3,out4,out5,out6,out7,out8);
signal present_state,next_state:statetype;
0 \  ?1 C8 x- \7 b# _3 Nsignal codin:std_logic_vector(3 downto 0);
2 v6 T' M3 }. C, E" L2 f(2)状态机的部分状态转移指定:
statedesc: process (reset, data, present_state, burst,ou_rec,ready)
: d0 Z4 |& I  I: J; qbegin
% ^+ t6 a1 V5 Z( E+ ]6 {# \- M.........................
  Case  present_state is
4 ?) s0 I( D9 C+ }* b0 JWhen idle=>codin<="0000";
If(data="11111111")then next_state<=deci;
Else
Next_state<=idle;
end if;
..............
0 \$ s( r" {1 w7 b0 HWhen out1=>codin<="0110";
    If(ready=' 0' )then
Next_state<=out1;
Elsif (burst=' 0' )then  next_state<=idle;
7 u# @0 m& V$ f# d) d( }Else next_state<=out2;        
end if;
...............
(3)状态机的输出指定
; X& v% K9 I8 O( A1 Z  k- B    状态机的输出需要对codin进行译码才能输出,输出指定放在另一个进程(在该进程中同时还实现次态到现态的转化)中, VHDL的描述为:
$ Q. i1 s$ W& F6 fstate-change:process(clk)
" R: t* ?& J5 wbegin
case codin is
      when "0000"=> get<=' 0' ;we<=' 0' ;addr<="000";     
3 o4 w7 _; H- E! b" P( S...............................................
when"1101"=>get<=' 1' ;we<=' 0' ;addr< ="111";
; r- e' S& d( M( ?* fwhen others= >get< = ' 0' ;we< = ' 0' ;addr< ="000";
# V# s4 S8 ^  m* M) Tend case;
end process state-change;
( u2 y- [2 X" @
3 纠错功能的实现
% k$ t, V+ \  J9 S    在实际的工作当中,由于硬件电路中,干扰、钟摆、噪声、电源的变化等都可能使触发器翻转,从而使状态机误入非法状态。一旦出现这种情况将无法预见系统的反应,可能会出现状态锁死、系统非法输出;信号冲突,过大的拉电流和灌电流,毁坏系统。
    在进行容错设计时,首先在枚举类型的状态定义中定义所有的非法状态。因此状态定义改为:
/ B. q- O. u, p) d$ c, o) {TYPE StateTYPE is (idle, deci, reci1, reci2, reci3,reci4, out1,out2,out3, out4,out5,out6,out7,out8,undefine1,undefine2);
    最后,需要定义转移出非法状态的代码。程序片段如下:
..................
case present_state is
.................
when others =>next_state <=idle,err<=' 1' ;
1 B7 p6 \# J, \7 B! I& I* Kend case;
9 V$ R  u1 a0 m) t    另外在进程的设计时,还需要充分注意信号的同步问题,这样才能避免竞争冒险的问题。进行容错设计,虽然牺牲了资源,但却可获得了高可靠的系统。

4 结束语
    实践证明使用可编程逻辑器件可以非常方便地实现状态机。而采用VHDL语言设计,不仅描述方便,而且具有良好的可移植性,可以非常方便地应用于其它公司的CPLD,FPGA芯片中。实际使用中该芯片运行良好,同时可以随时对芯片内部逻辑进行在线更改,体现了可编程逻辑器件的优越性。

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