TI公司DSP的PLL_VDDA管脚的连接问题。

流誓星空

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本人近期在用STM320C6748（也就是OMAP-L138）这一款芯片，但是搞不懂PLL_VDDA和PLL_VSSA这两种管脚如何连接，因为TI公司的叙述有矛盾。1. 在Datasheet中，TI公司说为了增强抗干扰性，PLL0_VDDA和PLL1_VDDA不应被连在一起，连在一起会有干扰。同样的，PLL0_VSSA和PLL1_VSSA也不能连在一起。还给出了一个抗干扰的连接方案。如下图所示：

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2. 但是TI公司在这款芯片的评估板设计中，又明明把PLL0_VDDA和PLL1_VDDA直接连接到1.2V（跟其它VDDA相同），把PLL0_VSSA和PLL1_VSSA直接连接到GND（跟其它GND管脚相同），而且这款评估版应该是能买到的。评估版的PCB我也下载下来看过了，确实如此。
3.后来我打算采用Datasheet的推荐设计，原理图和PCB如下，但是我觉得我的线可能设计得太窄了，最窄的地方才7mil，使我怀疑可能会使抗干扰效果大打折扣，不知道大家怎么看这个问题。
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2 ]9 c% o# e2 T1 r如上所述，我的设计是否合理？到底该采用怎样的设计才算合理呢？

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hyz12888

:hug::hug::hug:

流誓星空

hyz12888 发表于 2019-11-4 08:35

醉了醉了
) P, l+ {1 f6 \) a* T7 e+ k! ~

summmmmm

8 o/ n# e! {3 M5 ~8 \/ G1、一般这类芯片的PLL供电电流比较小，7mil的线也足够了；2、你担心的干扰源头是哪?如果是外部其他信号的干扰，那你就保持合理的间距（一般3W准则就够了）；如果仅仅是担心，那就好好分析你的信号路径；
- R6 }. W+ L! p) J" R* S3、一般来说只要你的供电电源不要太烂，你把那几个信号连在一起都不会出问题，不信回头你调试时把磁珠换成0欧看看。
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流誓星空

summmmmm 发表于 2019-11-4 08:56
1、一般这类芯片的PLL供电电流比较小，7mil的线也足够了；2、你担心的干扰源头是哪?如果是外部其他信号的干 ...

. x9 w9 |4 @+ r! R+ E0 R+ t0 ?. ?' @谢谢您的指点！

fyz2324

:lol:lol:lol

流誓星空

fyz2324 发表于 2019-11-4 11:10

; i6 `- P1 m& J! I桀桀桀……