DDR4时钟疑问咨询，哪位高手指点一下，谢谢

cuizb

在CDSN上看到DDR4时钟是300MHz，怎么实现的数据的高速传输，比如2133.3MHz或者其它的值，是不是还有内部时钟处理电路，请高手指点，谢谢！

链接如下：https://blog.csdn.net/botao_li/article/details/95302992
6 A0 A) N- f1 M; n; ]用ping/pong 2个FIFO缓存用户写入的数据，用户写入数据时交替写入2个FIFO，将数据送入IP的用户接口时，交替从2个FIFO读出数据。
使用2个FIFO的原因是为了在取出1个FIFO的读数据时，可以控制另1个FIFO的读使能，使得读出数据可以交替连续使用。
在使用1个FIFO的情况下，为了保证FIFO读数据连续，必须使用组合逻辑控制FIFO读使能，但是由于时钟频率较高（300MHz），以及写操作指令和数据的复杂配合方式，最终导致读使能的组合逻辑控制无法满足时序约束。
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& E3 I) Y. G1 t原文链接：https://blog.csdn.net/botao_li/article/details/95302992
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hyz12888

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cuizb

顶一下，有没有哪个高手知道的，指点一下，谢谢